JPH05210541A - マイクロプロセッサに関するタイム・スタンプ回路 - Google Patents
マイクロプロセッサに関するタイム・スタンプ回路Info
- Publication number
- JPH05210541A JPH05210541A JP4040478A JP4047892A JPH05210541A JP H05210541 A JPH05210541 A JP H05210541A JP 4040478 A JP4040478 A JP 4040478A JP 4047892 A JP4047892 A JP 4047892A JP H05210541 A JPH05210541 A JP H05210541A
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- JP
- Japan
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- routine
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- information
- time
- bus
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- 230000001186 cumulative effect Effects 0.000 claims description 11
- 238000001514 detection method Methods 0.000 claims 1
- 230000006866 deterioration Effects 0.000 abstract description 6
- 238000005259 measurement Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000004513 sizing Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000007689 inspection Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 各ルーチンが消費した時間を個別に、しかも
時系列に沿って記録ができ、特定ルーチンのパフォーマ
ンス劣化の原因追及を助ける。 【構成】 発生したバス・サイクル情報と計測対象ルー
チンのルーチン開始／終了比較情報とをバス・サイクル
比較手段で比較して、ルーチン開始またはルーチン終了
が検出され、差分算出手段でタイマによるルーチン開始
の累積時間とルーチン終了の累積時間の差を算出してル
ーチン消費時間が得られ、同時にアドレス生成手段はル
ーチン開始またはルーチン終了のいずれかに基づいてイ
ンクリメントされるアドレス情報を生成し、記憶手段に
このアドレス情報で指定されるアドレスに、ルーチン消
費時間及びそのときのバス・アドレス情報を記録する。
時系列に沿って記録ができ、特定ルーチンのパフォーマ
ンス劣化の原因追及を助ける。 【構成】 発生したバス・サイクル情報と計測対象ルー
チンのルーチン開始／終了比較情報とをバス・サイクル
比較手段で比較して、ルーチン開始またはルーチン終了
が検出され、差分算出手段でタイマによるルーチン開始
の累積時間とルーチン終了の累積時間の差を算出してル
ーチン消費時間が得られ、同時にアドレス生成手段はル
ーチン開始またはルーチン終了のいずれかに基づいてイ
ンクリメントされるアドレス情報を生成し、記憶手段に
このアドレス情報で指定されるアドレスに、ルーチン消
費時間及びそのときのバス・アドレス情報を記録する。
Description
【０００１】
【産業上の利用分野】本発明は、ルーチンの消費した時
間を個別に、かつ時系列に記録するタイム・スタンプ回
路であり、特に、インサーキットエミュレータのトレー
ス機能、またはステート・アナライザに使用されるマイ
クロプロセッサに関するタイム・スタンプ回路に関する
ものである。
間を個別に、かつ時系列に記録するタイム・スタンプ回
路であり、特に、インサーキットエミュレータのトレー
ス機能、またはステート・アナライザに使用されるマイ
クロプロセッサに関するタイム・スタンプ回路に関する
ものである。
【０００２】
【従来の技術】インサーキットエミュレータは、マイク
ロプロセッサの代わりにターゲットシステムに接続する
ことで、プログラムの任意の実行／停止、メモリ等資源
の読み／書き、実行のトレース機能等を有するマイクロ
プロセッサ開発支援装置として知られている。
ロプロセッサの代わりにターゲットシステムに接続する
ことで、プログラムの任意の実行／停止、メモリ等資源
の読み／書き、実行のトレース機能等を有するマイクロ
プロセッサ開発支援装置として知られている。
【０００３】ところで、従来、このようなインサーキッ
トエミュレータのトレース機能、あるいはステート・ア
ナライザにおいては、バス・サイクル毎のバス・サイク
ルの長さを示すタイム・スタンプを記録する機能を備え
たものがある。
トエミュレータのトレース機能、あるいはステート・ア
ナライザにおいては、バス・サイクル毎のバス・サイク
ルの長さを示すタイム・スタンプを記録する機能を備え
たものがある。
【０００４】
【発明が解決しようとする課題】しかし、このような従
来のタイム・スタンプ機能では、バス・サイクル毎に個
別にかつ時系列に沿ってその消費時間を知ることができ
るが、ルーチン単位の消費時間を知ることができなかっ
た。
来のタイム・スタンプ機能では、バス・サイクル毎に個
別にかつ時系列に沿ってその消費時間を知ることができ
るが、ルーチン単位の消費時間を知ることができなかっ
た。
【０００５】同様に、パフォーマンス測定として各サブ
ルーチンが消費した時間を記録する機能を備えたものが
あるが、それらの消費時間がどのような時系列（順番）
で発生したかを知ることができなかった。そのため、各
ルーチンの起動シーケンスの違いによる特定ルーチンの
パフォーマンス劣化の原因追及ができないことがあっ
た。
ルーチンが消費した時間を記録する機能を備えたものが
あるが、それらの消費時間がどのような時系列（順番）
で発生したかを知ることができなかった。そのため、各
ルーチンの起動シーケンスの違いによる特定ルーチンの
パフォーマンス劣化の原因追及ができないことがあっ
た。
【０００６】そこで本発明は、各ルーチンが消費した時
間を個別に、しかも時系列に沿って記録ができ、特定ル
ーチンのパフォーマンス劣化の原因追及を助けることが
できるマイクロプロセッサに関するタイム・スタンプ回
路を提供することを目的とする。
間を個別に、しかも時系列に沿って記録ができ、特定ル
ーチンのパフォーマンス劣化の原因追及を助けることが
できるマイクロプロセッサに関するタイム・スタンプ回
路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明のマイクロプロセッサに関するタイム・スタ
ンプ回路は、マイクロプロセッサの発生したバス・サイ
クル情報と、検出を行うために外部から設定されるルー
チン開始／終了比較情報とを比較し、一致したときにル
ーチン開始／終了信号を出力するバス・サイクル比較手
段と、基準クロックを計数し累計時間を計測するタイマ
と、前記ルーチン開始または終了のいずれかの信号がア
クティブになったときにインクリメントされるアドレス
情報を生成するアドレス生成手段と、前記ルーチン開始
信号がアクティブになったときの累計時間と、ルーチン
終了信号がアクティブになったときの累計時間との差を
算出し、ルーチン消費時間を出力する差分算出手段と、
前記アドレス生成手段から与えられるアドレス情報のア
ドレスに、ルーチン消費時間及びバス・アドレス情報を
記録する記憶手段とを備えたものである。
に、本発明のマイクロプロセッサに関するタイム・スタ
ンプ回路は、マイクロプロセッサの発生したバス・サイ
クル情報と、検出を行うために外部から設定されるルー
チン開始／終了比較情報とを比較し、一致したときにル
ーチン開始／終了信号を出力するバス・サイクル比較手
段と、基準クロックを計数し累計時間を計測するタイマ
と、前記ルーチン開始または終了のいずれかの信号がア
クティブになったときにインクリメントされるアドレス
情報を生成するアドレス生成手段と、前記ルーチン開始
信号がアクティブになったときの累計時間と、ルーチン
終了信号がアクティブになったときの累計時間との差を
算出し、ルーチン消費時間を出力する差分算出手段と、
前記アドレス生成手段から与えられるアドレス情報のア
ドレスに、ルーチン消費時間及びバス・アドレス情報を
記録する記憶手段とを備えたものである。
【０００８】
【作用】本発明によれば、発生したバス・サイクル情報
と計測対象ルーチンのルーチン開始／終了比較情報とを
バス・サイクル比較手段で比較して、ルーチン開始また
はルーチン終了が検出され、差分算出手段でタイマによ
るルーチン開始の累積時間とルーチン終了の累積時間の
差を算出してルーチン消費時間が得られ、同時にアドレ
ス生成手段はルーチン開始またはルーチン終了のいずれ
かに基づいてインクリメントされるアドレス情報を生成
し、記憶手段にこのアドレス情報で指定されるアドレス
に、ルーチン消費時間及びそのときのバス・アドレス情
報を記録することで、各ルーチンの消費時間を個別にか
つ時系列に記録することができ、特定ルーチンのパフォ
ーマンス劣化の原因追及を助けることができる。
と計測対象ルーチンのルーチン開始／終了比較情報とを
バス・サイクル比較手段で比較して、ルーチン開始また
はルーチン終了が検出され、差分算出手段でタイマによ
るルーチン開始の累積時間とルーチン終了の累積時間の
差を算出してルーチン消費時間が得られ、同時にアドレ
ス生成手段はルーチン開始またはルーチン終了のいずれ
かに基づいてインクリメントされるアドレス情報を生成
し、記憶手段にこのアドレス情報で指定されるアドレス
に、ルーチン消費時間及びそのときのバス・アドレス情
報を記録することで、各ルーチンの消費時間を個別にか
つ時系列に記録することができ、特定ルーチンのパフォ
ーマンス劣化の原因追及を助けることができる。
【０００９】
【実施例】以下、本発明を図示の一実施例により具体的
に説明する。図２は本発明実施例のタイム・スタンプ回
路の構成を説明する図である。
に説明する。図２は本発明実施例のタイム・スタンプ回
路の構成を説明する図である。
【００１０】同図において、本実施例のタイム・スタン
プ回路１１は、バス・サイクル検出手段１２と、タイマ
１３と、アドレス生成手段１４と、差分算出手段１５
と、記憶手段１６とから構成されている。
プ回路１１は、バス・サイクル検出手段１２と、タイマ
１３と、アドレス生成手段１４と、差分算出手段１５
と、記憶手段１６とから構成されている。
【００１１】バス・サイクル検出手段１２は、バス・サ
イクル情報とルーチン開始／終了比較情報とを比較し
て、一致したときにルーチン開始信号及びルーチン終了
信号を出力する手段である。タイマ１３は、基準クロッ
クを常時計数して、計測に用いる絶対時間として累計時
間を計測するものである。アドレス生成手段１４は、ル
ーチン開始信号及びルーチン終了信号に基づき、インク
リメントされるアドレス情報を生成する手段である。差
分算出手段１５は、ルーチン開始の累計時間とルーチン
終了の累計時間の差を算出してルーチン消費時間を出力
する手段である。記憶手段１６は、アドレス情報で指定
されるアドレスにルーチン消費時間及びバス・アドレス
情報を記録する手段である。
イクル情報とルーチン開始／終了比較情報とを比較し
て、一致したときにルーチン開始信号及びルーチン終了
信号を出力する手段である。タイマ１３は、基準クロッ
クを常時計数して、計測に用いる絶対時間として累計時
間を計測するものである。アドレス生成手段１４は、ル
ーチン開始信号及びルーチン終了信号に基づき、インク
リメントされるアドレス情報を生成する手段である。差
分算出手段１５は、ルーチン開始の累計時間とルーチン
終了の累計時間の差を算出してルーチン消費時間を出力
する手段である。記憶手段１６は、アドレス情報で指定
されるアドレスにルーチン消費時間及びバス・アドレス
情報を記録する手段である。
【００１２】図１は本発明実施例のタイム・スタンプ回
路の全体ブロック図である。このブロック図は、図２の
タイム・スタンプ回路をさらに具体的に説明するもので
あり、対応する部分は同一の符号を記す。
路の全体ブロック図である。このブロック図は、図２の
タイム・スタンプ回路をさらに具体的に説明するもので
あり、対応する部分は同一の符号を記す。
【００１３】同図において、非検査対象回路は、マイク
ロプロセッサ（ＣＰＵ）２１と、周辺回路２２とから構
成されている。このＣＰＵ２１は、例えば、広いデータ
・バス幅を有し長いデータ長を扱うことができる３２ビ
ットＣＰＵであり、それぞれバス・アドレス情報、デー
タ・バス有効情報、ステータス情報、ダイナミック・バ
ス・サイジング情報、データ情報をそれぞれ与えるライ
ンで周辺回路２２に接続されている。バス・アドレス情
報は、発生したバス・サイクルのアドレス内容を示す情
報である。データ・バス有効情報は、発生したバス・サ
イクルのデータ・バス上のどのバイト境界に有効な情報
が存在するかを示しており、例えば、通常の３２ビット
ＣＰＵにおいては、３２ビットのデータ・バスが４つの
バイトに分かれており、各バイトを選択するバス・イネ
ーブル信号と、アドレス信号の下位２ビットとの組み合
わせによって、８、１６、３２等の任意の長さのデータ
を有効とすることができるようになっている。ステータ
ス情報は、発生したバス・サイクルのバス・ステータス
情報を示し、例えば、読み出すことを要求するリード、
あるいは書き込むことを要求するライト等のバス・サイ
クル定義に関する情報である。ダイナミック・バス・サ
イジング情報は、発生したバス・サイクルでどのような
ダイナミック・バス・サイジングが発生したかを示す情
報であり、周辺回路２２からＣＰＵ２１へ入力される情
報である。データ情報は、データ・バスの内容を示す情
報である。
ロプロセッサ（ＣＰＵ）２１と、周辺回路２２とから構
成されている。このＣＰＵ２１は、例えば、広いデータ
・バス幅を有し長いデータ長を扱うことができる３２ビ
ットＣＰＵであり、それぞれバス・アドレス情報、デー
タ・バス有効情報、ステータス情報、ダイナミック・バ
ス・サイジング情報、データ情報をそれぞれ与えるライ
ンで周辺回路２２に接続されている。バス・アドレス情
報は、発生したバス・サイクルのアドレス内容を示す情
報である。データ・バス有効情報は、発生したバス・サ
イクルのデータ・バス上のどのバイト境界に有効な情報
が存在するかを示しており、例えば、通常の３２ビット
ＣＰＵにおいては、３２ビットのデータ・バスが４つの
バイトに分かれており、各バイトを選択するバス・イネ
ーブル信号と、アドレス信号の下位２ビットとの組み合
わせによって、８、１６、３２等の任意の長さのデータ
を有効とすることができるようになっている。ステータ
ス情報は、発生したバス・サイクルのバス・ステータス
情報を示し、例えば、読み出すことを要求するリード、
あるいは書き込むことを要求するライト等のバス・サイ
クル定義に関する情報である。ダイナミック・バス・サ
イジング情報は、発生したバス・サイクルでどのような
ダイナミック・バス・サイジングが発生したかを示す情
報であり、周辺回路２２からＣＰＵ２１へ入力される情
報である。データ情報は、データ・バスの内容を示す情
報である。
【００１４】検査側回路は、本実施例のタイム・スタン
プ回路１１と、計測対象ルーチンアドレス設定部２３
と、基準クロック発生部２４とから構成されている。こ
のタイム・スタンプ回路１１は、バス・サイクル比較部
１２、タイマ１３、ＲＡＭアドレス生成部１４、差分算
出部１５、及びＲＡＭ１６からなる。計測対象ルーチン
アドレス設定部２３は、計測する対象ルーチンを設定す
る部分であり、各ルーチンの開始点及び終了点を検出す
るための比較情報が設定され、これらの情報がルーチン
開始／終了比較情報としてバス・サイクル比較部１２に
与えられる。基準クロック発生部２４は、一定の基準ク
ロックを発生し、タイマ１３に出力する部分である。
プ回路１１と、計測対象ルーチンアドレス設定部２３
と、基準クロック発生部２４とから構成されている。こ
のタイム・スタンプ回路１１は、バス・サイクル比較部
１２、タイマ１３、ＲＡＭアドレス生成部１４、差分算
出部１５、及びＲＡＭ１６からなる。計測対象ルーチン
アドレス設定部２３は、計測する対象ルーチンを設定す
る部分であり、各ルーチンの開始点及び終了点を検出す
るための比較情報が設定され、これらの情報がルーチン
開始／終了比較情報としてバス・サイクル比較部１２に
与えられる。基準クロック発生部２４は、一定の基準ク
ロックを発生し、タイマ１３に出力する部分である。
【００１５】バス・サイクル検出部１２は、発生したバ
ス・サイクル情報としてＣＰＵ２１側から与えられるバ
ス・アドレス情報、データ・バス有効情報、ステータス
情報、ダイナミック・バス・サイジング情報、データ情
報、及び計測対象ルーチンアドレス設定部２３から与え
られるルーチン開始／終了比較情報を比較し、一致した
ときにルーチン開始信号またはルーチン終了信号を出力
する機能を有する部分である。
ス・サイクル情報としてＣＰＵ２１側から与えられるバ
ス・アドレス情報、データ・バス有効情報、ステータス
情報、ダイナミック・バス・サイジング情報、データ情
報、及び計測対象ルーチンアドレス設定部２３から与え
られるルーチン開始／終了比較情報を比較し、一致した
ときにルーチン開始信号またはルーチン終了信号を出力
する機能を有する部分である。
【００１６】ＲＡＭアドレス生成部１４は、ルーチン開
始信号及びルーチン終了信号がアクティブになったとき
に出力するＲＡＭ１６のアドレスをインクリメントして
アドレス情報としてＲＡＭアドレスを出力する機能を有
する部分である。
始信号及びルーチン終了信号がアクティブになったとき
に出力するＲＡＭ１６のアドレスをインクリメントして
アドレス情報としてＲＡＭアドレスを出力する機能を有
する部分である。
【００１７】差分算出部１５は、ルーチン開始信号がア
クティブになったときの累計時間をラッチし、ルーチン
終了信号がアクティブになったときの累計時間との差を
算出して、ルーチン消費時間を出力する機能を有する部
分である。
クティブになったときの累計時間をラッチし、ルーチン
終了信号がアクティブになったときの累計時間との差を
算出して、ルーチン消費時間を出力する機能を有する部
分である。
【００１８】ＲＡＭ１６は、ＲＡＭアドレス生成部１４
から与えられるＲＡＭアドレスを指定して、差分算出部
１５から与えられるルーチン消費時間及びそのときのバ
ス・アドレス情報をデータとして記録するバッファとし
て機能する部分である。
から与えられるＲＡＭアドレスを指定して、差分算出部
１５から与えられるルーチン消費時間及びそのときのバ
ス・アドレス情報をデータとして記録するバッファとし
て機能する部分である。
【００１９】次に、上記構成のタイム・スタンプ回路１
１の動作を説明する。まず、バス・サイクル比較部１２
では、バス・アドレス情報、データ・バス有効情報、ス
テータス情報、ダイナミック・バス・サイジング情報、
データ情報、及びルーチン開始／終了比較情報を比較
し、一致したときにルーチン開始信号またはルーチン終
了信号が出力される。ＲＡＭアドレス生成部１４には、
ルーチン開始信号及びルーチン終了信号が入力され、そ
れがアクティブになったときにインクリメントするＲＡ
Ｍアドレスを生成する。また、差分算出部１５では、ル
ーチン開始及びルーチン終了信号が入力され、ルーチン
開始信号がアクティブになったときのタイマ１３の累計
時間が一旦ラッチされ、ルーチン終了信号がアクティブ
になったときの累計時間との差がルーチン消費時間とし
て算出される。そして、ＲＡＭ１６では、ＲＡＭアドレ
ス生成部１４で与えられるＲＡＭアドレスを指定して、
差分算出部１５から出力されるルーチン消費時間、及び
そのときのＣＰＵ２１から与えられるバス・アドレス情
報がデータとして記録される。
１の動作を説明する。まず、バス・サイクル比較部１２
では、バス・アドレス情報、データ・バス有効情報、ス
テータス情報、ダイナミック・バス・サイジング情報、
データ情報、及びルーチン開始／終了比較情報を比較
し、一致したときにルーチン開始信号またはルーチン終
了信号が出力される。ＲＡＭアドレス生成部１４には、
ルーチン開始信号及びルーチン終了信号が入力され、そ
れがアクティブになったときにインクリメントするＲＡ
Ｍアドレスを生成する。また、差分算出部１５では、ル
ーチン開始及びルーチン終了信号が入力され、ルーチン
開始信号がアクティブになったときのタイマ１３の累計
時間が一旦ラッチされ、ルーチン終了信号がアクティブ
になったときの累計時間との差がルーチン消費時間とし
て算出される。そして、ＲＡＭ１６では、ＲＡＭアドレ
ス生成部１４で与えられるＲＡＭアドレスを指定して、
差分算出部１５から出力されるルーチン消費時間、及び
そのときのＣＰＵ２１から与えられるバス・アドレス情
報がデータとして記録される。
【００２０】図３は本発明実施例のタイム・スタンプ回
路によるＲＡＭ上の記録例を説明する図である。
路によるＲＡＭ上の記録例を説明する図である。
【００２１】同図に示すように、ＲＡＭ１６のアドレス
０にはルーチンＡ開始アドレス、アドレス１にはルーチ
ンＡ終了アドレス及びルーチンＡ消費時間、アドレス２
にはルーチンＢ開始アドレス、アドレス３にはルーチン
Ｂ終了アドレス及びルーチンＢ消費時間、アドレス４に
はルーチンＣ開始アドレス、アドレス５にはルーチンＣ
終了アドレス及びルーチンＣ消費時間、アドレス６には
ルーチンＢ開始アドレス、アドレス７にはルーチンＢ終
了アドレス及びルーチンＢ消費時間がそれぞれ記録され
ている。すなわち、ルーチンＡ、ルーチンＢ、ルーチン
Ｃ、ルーチンＢの順番で各ルーチンの消費時間が記録さ
れる。従って、各ルーチンの消費時間を個別にかつ時系
列に記録することができ、特定ルーチンのパフォーマン
ス劣化の原因追及を助けることが可能になる。
０にはルーチンＡ開始アドレス、アドレス１にはルーチ
ンＡ終了アドレス及びルーチンＡ消費時間、アドレス２
にはルーチンＢ開始アドレス、アドレス３にはルーチン
Ｂ終了アドレス及びルーチンＢ消費時間、アドレス４に
はルーチンＣ開始アドレス、アドレス５にはルーチンＣ
終了アドレス及びルーチンＣ消費時間、アドレス６には
ルーチンＢ開始アドレス、アドレス７にはルーチンＢ終
了アドレス及びルーチンＢ消費時間がそれぞれ記録され
ている。すなわち、ルーチンＡ、ルーチンＢ、ルーチン
Ｃ、ルーチンＢの順番で各ルーチンの消費時間が記録さ
れる。従って、各ルーチンの消費時間を個別にかつ時系
列に記録することができ、特定ルーチンのパフォーマン
ス劣化の原因追及を助けることが可能になる。
【００２２】なお、上記各実施例において、３２ビット
ＣＰＵを中心に説明したが、これに限ることなく８ビッ
ト、１６ビット、６４ビットのＣＰＵにも適用できる。
ＣＰＵを中心に説明したが、これに限ることなく８ビッ
ト、１６ビット、６４ビットのＣＰＵにも適用できる。
【００２３】また、上記実施例において、ＲＡＭアドレ
ス生成部１４では、バス・サイクル比較部１２から与え
られるルーチン開始信号及びルーチン終了信号がアクテ
ィブになったときにインクリメントするＲＡＭアドレス
を生成しているが、いずれか一方の信号でインクリメン
トするＲＡＭアドレスを生成するようにしてもよく、こ
れにより同じルーチン消費時間の記録を小さい容量のＲ
ＡＭで達成することが可能になる。
ス生成部１４では、バス・サイクル比較部１２から与え
られるルーチン開始信号及びルーチン終了信号がアクテ
ィブになったときにインクリメントするＲＡＭアドレス
を生成しているが、いずれか一方の信号でインクリメン
トするＲＡＭアドレスを生成するようにしてもよく、こ
れにより同じルーチン消費時間の記録を小さい容量のＲ
ＡＭで達成することが可能になる。
【００２４】
【発明の効果】以上説明したように本発明によれば、発
生したバス・サイクル情報と計測対象ルーチンのルーチ
ン開始／終了比較情報とをバス・サイクル比較手段で比
較し、ルーチン開始／終了を検出し、差分算出手段でタ
イマによるルーチン開始の累積時間とルーチン終了の累
積時間の差を算出してルーチン消費時間を得、同時にア
ドレス生成手段でルーチン開始またはルーチン終了のい
ずれかに基づいてインクリメントされるアドレス情報を
生成し、記憶手段にこのアドレス情報で指定されるアド
レスに、ルーチン消費時間及びそのときのバス・アドレ
ス情報を記録するために、各ルーチンの消費時間を個別
にかつ時系列に記録することができ、特定ルーチンのパ
フォーマンス劣化の原因追及を助けることができる効果
がある。
生したバス・サイクル情報と計測対象ルーチンのルーチ
ン開始／終了比較情報とをバス・サイクル比較手段で比
較し、ルーチン開始／終了を検出し、差分算出手段でタ
イマによるルーチン開始の累積時間とルーチン終了の累
積時間の差を算出してルーチン消費時間を得、同時にア
ドレス生成手段でルーチン開始またはルーチン終了のい
ずれかに基づいてインクリメントされるアドレス情報を
生成し、記憶手段にこのアドレス情報で指定されるアド
レスに、ルーチン消費時間及びそのときのバス・アドレ
ス情報を記録するために、各ルーチンの消費時間を個別
にかつ時系列に記録することができ、特定ルーチンのパ
フォーマンス劣化の原因追及を助けることができる効果
がある。
【図１】本発明実施例のタイム・スタンプ回路の全体ブ
ロック図である。
ロック図である。
【図２】本発明実施例のタイム・スタンプ回路の構成を
説明する図である。
説明する図である。
【図３】本発明実施例のタイム・スタンプ回路によるＲ
ＡＭ上の記録例を説明する図である。
ＡＭ上の記録例を説明する図である。
１１ タイム・スタンプ回路 １２ バス・サイクル比較手段 １３ タイマ １４ アドレス生成手段 １５ 差分算出手段 １６ 記憶手段 ２１ ＣＰＵ ２２ 周辺回路 ２３ 計測対象ルーチンアドレス設定部 ２４ 基準クロック発生部
Claims (1)
- 【請求項１】 マイクロプロセッサの発生したバス・サ
イクル情報と、検出を行うために外部から設定されるル
ーチン開始／終了比較情報とを比較し、一致したときに
ルーチン開始／終了信号を出力するバス・サイクル比較
手段と、 基準クロックを計数し累計時間を計測するタイマと、 前記ルーチン開始または終了のいずれかの信号がアクテ
ィブになったときにインクリメントされるアドレス情報
を生成するアドレス生成手段と、 前記ルーチン開始信号がアクティブになったときの累計
時間と、ルーチン終了信号がアクティブになったときの
累計時間との差を算出し、ルーチン消費時間を出力する
差分算出手段と、 前記アドレス生成手段から与えられるアドレス情報のア
ドレスに、ルーチン消費時間及びバス・アドレス情報を
記録する記憶手段とを備えたことを特徴とするマイクロ
プロセッサに関するタイム・スタンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4040478A JPH05210541A (ja) | 1992-01-31 | 1992-01-31 | マイクロプロセッサに関するタイム・スタンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4040478A JPH05210541A (ja) | 1992-01-31 | 1992-01-31 | マイクロプロセッサに関するタイム・スタンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05210541A true JPH05210541A (ja) | 1993-08-20 |
Family
ID=12581729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4040478A Pending JPH05210541A (ja) | 1992-01-31 | 1992-01-31 | マイクロプロセッサに関するタイム・スタンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05210541A (ja) |
-
1992
- 1992-01-31 JP JP4040478A patent/JPH05210541A/ja active Pending
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