JPH0521376B2 - - Google Patents
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- Publication number
- JPH0521376B2 JPH0521376B2 JP58231817A JP23181783A JPH0521376B2 JP H0521376 B2 JPH0521376 B2 JP H0521376B2 JP 58231817 A JP58231817 A JP 58231817A JP 23181783 A JP23181783 A JP 23181783A JP H0521376 B2 JPH0521376 B2 JP H0521376B2
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- JP
- Japan
- Prior art keywords
- local processor
- buffer memory
- bus
- memory
- lpub
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- Exchange Systems With Centralized Control (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はバツフアメモリ通信方式に係り、特に
複数個のプロセツサ間で相互通信を行う場合のバ
ツフアメモリ通信方式に関するものである。
複数個のプロセツサ間で相互通信を行う場合のバ
ツフアメモリ通信方式に関するものである。
(b) 従来技術と問題点
第１図は複数個のプロセツサ間で相互通信を行
うマルチプロセツサシステムに関する従来の一実
施例を示すブロツク図である。
うマルチプロセツサシステムに関する従来の一実
施例を示すブロツク図である。
図中、LPUaはローカルプロセツサ、MMaは
ローカルプロセツサLPUaのメインメモリ、BUS
−ＡはローカルプロセツサLPUaのバス、LPUn
はローカルプロセツサ、MMnはローカルプロセ
ツサLPUnのメインメモリ、BUS−Ｎはローカル
プロセツサLPUnのバス、CCAはチヤンネル間ア
ダプタ、CTLは制御装置、IOBはIOバツフアで
ある。
ローカルプロセツサLPUaのメインメモリ、BUS
−ＡはローカルプロセツサLPUaのバス、LPUn
はローカルプロセツサ、MMnはローカルプロセ
ツサLPUnのメインメモリ、BUS−Ｎはローカル
プロセツサLPUnのバス、CCAはチヤンネル間ア
ダプタ、CTLは制御装置、IOBはIOバツフアで
ある。
以下図に従つて従来のCCA方式のデータ転送
を説明する。
を説明する。
CCA方式はChannel to Channel Adapter方式
の略号で、チヤンネル間転送方式と呼ばれてい
る。
の略号で、チヤンネル間転送方式と呼ばれてい
る。
今ローカルプロセツサLPUaがローカルプロセ
ツサLPUnのメインメモリMMnの内容を参照す
る場合には、メインメモリMMnの内容をチヤン
ネル間アダプタCCAを通してメインメモリMMa
に転送し、其の上でメインメモリMMaにアクセ
スする必要がある。
ツサLPUnのメインメモリMMnの内容を参照す
る場合には、メインメモリMMnの内容をチヤン
ネル間アダプタCCAを通してメインメモリMMa
に転送し、其の上でメインメモリMMaにアクセ
スする必要がある。
此の為、チヤンネル間アダプタCCAがデー
タをメインメモリMMaに転送する時、及びロ
ーカルプロセツサLPUaが上記アダプタCCAを経
由してメインメモリMMaに転送された内容を参
照する時の２回ローカルプロセツサLPUaのバス
BUS−Ａはアクセスされることになると云う欠
点があつた。
タをメインメモリMMaに転送する時、及びロ
ーカルプロセツサLPUaが上記アダプタCCAを経
由してメインメモリMMaに転送された内容を参
照する時の２回ローカルプロセツサLPUaのバス
BUS−Ａはアクセスされることになると云う欠
点があつた。
(c) 発明の目的
本発明の目的は従来技術の有する上記の欠点を
除去し、バスの使用頻度が少ない効率的なバツフ
アメモリ通信方式を提供することである。
除去し、バスの使用頻度が少ない効率的なバツフ
アメモリ通信方式を提供することである。
(d) 発明の構成
上記の目的は本発明によれば、複数個のプロセ
ツサ間で相互通信を行うマルチプロセツサシステ
ムに於いて、前記複数のプロセツサ間通信データ
を格納する為のバツフアメモリを具備し、該バツ
フアメモリを各々のプロセツサのメインメモリの
アドレス空間上に任意に切替え接続可能なように
し、該バツフアメモリを経由して各々のプロセツ
サ間のデータ転送を行うようにし、前記メモリア
ドレス空間の一部の属性を属性記憶手段によつて
変更可能とすることにより、該アドレス空間を自
系または他系に交互に切替え使用する様に構成し
たことを特徴とするバツフアメモリ通信方式を提
供することにより達成される。
ツサ間で相互通信を行うマルチプロセツサシステ
ムに於いて、前記複数のプロセツサ間通信データ
を格納する為のバツフアメモリを具備し、該バツ
フアメモリを各々のプロセツサのメインメモリの
アドレス空間上に任意に切替え接続可能なように
し、該バツフアメモリを経由して各々のプロセツ
サ間のデータ転送を行うようにし、前記メモリア
ドレス空間の一部の属性を属性記憶手段によつて
変更可能とすることにより、該アドレス空間を自
系または他系に交互に切替え使用する様に構成し
たことを特徴とするバツフアメモリ通信方式を提
供することにより達成される。
(e) 発明の実施例
第２図は本発明に依るバツフアメモリ通信方式
の一実施例を示すブロツク図である。
の一実施例を示すブロツク図である。
図中、LPUaはローカルプロセツサ、MMaは
ローカルプロセツサLPUaのメインメモリ、BUS
−ＡはローカルプロセツサLPUaのバス、ｚはス
イツチ制御用レジスタ、同様にLPUbはローカル
プロセツサ、MMbはローカルプロセツサLPUb
のメインメモリ、BMはローカルプロセツサ
LPUbのバツフアメモリ、BUS−Ｂはローカルプ
ロセツサLPUbのバス、更にSWは切換スイツチ
を示す。
ローカルプロセツサLPUaのメインメモリ、BUS
−ＡはローカルプロセツサLPUaのバス、ｚはス
イツチ制御用レジスタ、同様にLPUbはローカル
プロセツサ、MMbはローカルプロセツサLPUb
のメインメモリ、BMはローカルプロセツサ
LPUbのバツフアメモリ、BUS−Ｂはローカルプ
ロセツサLPUbのバス、更にSWは切換スイツチ
を示す。
第３図は本発明に依る別の一実施例を示すブロ
ツク図である。
ツク図である。
図中、LPUcはローカルプロセツサ、MMcは
ローカルプロセツサLPUcのメインメモリ、BUS
−ＣはローカルプロセツサLPUcのバス、BMbは
ローカルプロセツサLPUbのバツフアメモリ、
BMcはローカルプロセツサLPUcのバツフアメモ
リ、SWbはローカルプロセツサLPUbのスイツ
チ、SWcはローカルプロセツサLPUcのスイツチ
であり、其の他の記号、数字は第１図、第２図と
同一である。
ローカルプロセツサLPUcのメインメモリ、BUS
−ＣはローカルプロセツサLPUcのバス、BMbは
ローカルプロセツサLPUbのバツフアメモリ、
BMcはローカルプロセツサLPUcのバツフアメモ
リ、SWbはローカルプロセツサLPUbのスイツ
チ、SWcはローカルプロセツサLPUcのスイツチ
であり、其の他の記号、数字は第１図、第２図と
同一である。
第４図は本発明に依る更に別の一実施例を示す
ブロツク図である。
ブロツク図である。
図中、z0，z1は夫々スイツチ制御用レジスタ、
BMb0，BMb1は夫々ローカルプロセツサLPUb
のバツフアメモリ、SWb0，SWb1は夫々ローカ
ルプロセツサLPUbのスイツチ、BMc0，BMc1
は夫々ローカルプロセツサLPUcのバツフアメモ
リ、SWb0，SWb1は夫々ローカルプロセツサ
LPUbのスイツチであり、其の他の記号、数字は
第１図〜第３図と同一である。
BMb0，BMb1は夫々ローカルプロセツサLPUb
のバツフアメモリ、SWb0，SWb1は夫々ローカ
ルプロセツサLPUbのスイツチ、BMc0，BMc1
は夫々ローカルプロセツサLPUcのバツフアメモ
リ、SWb0，SWb1は夫々ローカルプロセツサ
LPUbのスイツチであり、其の他の記号、数字は
第１図〜第３図と同一である。
以下図に従つて本発明の詳細を説明する。
第２図に示す方式は其の最も簡単な例で、ロー
カルプロセツサLPUaのメインメモリMMaから
ローカルプロセツサLPUbのメインメモリMMb
にデータを転送する場合には、ローカルプロセツ
サLPUaは其の属性記憶レジスタｚによりスイツ
チSWを制御し、バツフアメモリBMをバスBUS
−Ａ側に接続し、メインメモリMMaの指定され
たアドレスの内容をバツフアメモリBMに転送
し、転送が完了した後属性記憶レジスタｚにより
スイツチSWを制御し、バツフアメモリBMをバ
スBUS−Ｂに接続する。ローカルプロセツサ
LPUbはバツフアメモリBMよりの信号により起
動しバツフアメモリBMの内容を自己のメインメ
モリMMbに転送する。
カルプロセツサLPUaのメインメモリMMaから
ローカルプロセツサLPUbのメインメモリMMb
にデータを転送する場合には、ローカルプロセツ
サLPUaは其の属性記憶レジスタｚによりスイツ
チSWを制御し、バツフアメモリBMをバスBUS
−Ａ側に接続し、メインメモリMMaの指定され
たアドレスの内容をバツフアメモリBMに転送
し、転送が完了した後属性記憶レジスタｚにより
スイツチSWを制御し、バツフアメモリBMをバ
スBUS−Ｂに接続する。ローカルプロセツサ
LPUbはバツフアメモリBMよりの信号により起
動しバツフアメモリBMの内容を自己のメインメ
モリMMbに転送する。
第３図の場合は第２図の例にローカルプロセツ
サLPUcの系を追加したものである。此の場合に
もローカルプロセツサLPUcにバツフアメモリ
BMc、及びスイツチSWcをローカルプロセツサ
LPUbと同様に付加する。
サLPUcの系を追加したものである。此の場合に
もローカルプロセツサLPUcにバツフアメモリ
BMc、及びスイツチSWcをローカルプロセツサ
LPUbと同様に付加する。
此の場合、ローカルプロセツサLPUaからロー
カルプロセツサLPUcへデータを転送する方法は
第２図の場合と全く同一であり、属性記憶レジス
タｚによりスイツチSWb及びスイツチSWcは制
御される。
カルプロセツサLPUcへデータを転送する方法は
第２図の場合と全く同一であり、属性記憶レジス
タｚによりスイツチSWb及びスイツチSWcは制
御される。
第４図に示す方式はローカルプロセツサLPUb
及びローカルプロセツサLPUc共夫々二個のバツ
フアメモリBMb0，BMb1及びBMc0，BMc1を設
け、且つスイツチ制御用レジスタz0，z1を設け
る。スイツチ制御用レジスタz0はバツフアメモリ
BMb0、及びBMc0を制御し、スイツチ制御用レ
ジスタz1はバツフアメモリBMb1及びBMc1を制
御する。
及びローカルプロセツサLPUc共夫々二個のバツ
フアメモリBMb0，BMb1及びBMc0，BMc1を設
け、且つスイツチ制御用レジスタz0，z1を設け
る。スイツチ制御用レジスタz0はバツフアメモリ
BMb0、及びBMc0を制御し、スイツチ制御用レ
ジスタz1はバツフアメモリBMb1及びBMc1を制
御する。
此の方式ではローカルプロセツサLPUaからロ
ーカルプロセツサLPUbへデータを転送する為ス
イツチ制御用レジスタz0の制御によりローカルプ
ロセツサLPUbのバツフアメモリBMb0がバス
BUS−Ａに接続している時にローカルプロセツ
サLPUbのバツフアメモリBMb1はバスBUS−Ｂ
に接続されている為、ローカルプロセツサLPUb
は直接アドレツシング可能な状態に在ると云う利
点がある。
ーカルプロセツサLPUbへデータを転送する為ス
イツチ制御用レジスタz0の制御によりローカルプ
ロセツサLPUbのバツフアメモリBMb0がバス
BUS−Ａに接続している時にローカルプロセツ
サLPUbのバツフアメモリBMb1はバスBUS−Ｂ
に接続されている為、ローカルプロセツサLPUb
は直接アドレツシング可能な状態に在ると云う利
点がある。
ローカルプロセツサLPUaからローカルプロセ
ツサLPUcへデータを転送する場合も全く同様に
スイツチ制御用レジスタz0の制御によりローカル
プロセツサLPUcのバツフアメモリBMc0がバス
BUS−Ｃに接続している時にローカルプロセツ
サLPUcのバツフアメモリBMc1はバスBUS−Ａ
に接続されている。
ツサLPUcへデータを転送する場合も全く同様に
スイツチ制御用レジスタz0の制御によりローカル
プロセツサLPUcのバツフアメモリBMc0がバス
BUS−Ｃに接続している時にローカルプロセツ
サLPUcのバツフアメモリBMc1はバスBUS−Ａ
に接続されている。
又ローカルプロセツサLPUaからローカルプロ
セツサLPUbへデータを転送する時、既にスイツ
チ制御用レジスタz0が使用中である場合にはスイ
ツチ制御用レジスタz1を使用して同様にデータの
転送が可能である。
セツサLPUbへデータを転送する時、既にスイツ
チ制御用レジスタz0が使用中である場合にはスイ
ツチ制御用レジスタz1を使用して同様にデータの
転送が可能である。
(f) 発明の効果
以上詳細に説明した様に本発明によれば、バス
の使用頻度が少ない効率的なバツフアメモリ通信
方式を実現出来ると云う大きい効果がある。
の使用頻度が少ない効率的なバツフアメモリ通信
方式を実現出来ると云う大きい効果がある。
第１図は複数個のプロセツサ間で相互通信を行
うマルチプロセツサシステムに関する従来の一実
施例を示すブロツク図である。第２図は本発明に
依るバツフアメモリ通信方式の一実施例を示すブ
ロツク図である。第３図は本発明に依る別の一実
施例を示すブロツク図である。第４図は本発明に
依る更に別の一実施例を示すブロツク図である。 図中、LPUaはローカルプロセツサ、MMaは
ローカルプロセツサLPUaのメインメモリ、BUS
−ＡはローカルプロセツサLPUaのバス、LPUn
はローカルプロセツサ、MMnはローカルプロセ
ツサLPUnのメインメモリ、BUS−Ｎはローカル
プロセツサLPUnのバス、CCAはチヤンネル間ア
ダプタ、CTLは制御装置、IOBはIOバツフア、
ｚはスイツチ制御用レジスタ、LPUbはローカル
プロセツサ、MMbはローカルプロセツサLPUb
のメインメモリ、BMはローカルプロセツサ
LPUbのバツフアメモリ、BUS−Ｂはローカルプ
ロセツサLPUbのバス、SWは切換スイツチ、
LPUcはローカルプロセツサ、MMcはローカル
プロセツサLPUcのメインメモリ、BUS−Ｃはロ
ーカルプロセツサLPUcのバス、BMbはローカル
プロセツサLPUbのバツフアメモリ、BMcはロー
カルプロセツサLPUcのバツフアメモリ、SWbは
ローカルプロセツサLPUbのスイツチ、SWcはロ
ーカルプロセツサLPUcのスイツチ、z0，z1は
夫々スイツチ制御用レジスタ、BMb0，BMb1は
夫々ローカルプロセツサLPUbのバツフアメモ
リ、SWb0，SWb1は夫々ローカルプロセツサ
LPUbのスイツチ、BMc0，BMc1は夫々ローカ
ルプロセツサLPUcのバツフアメモリ、SWb0，
SWb1は夫々ローカルプロセツサLPUbのスイツ
チである。
うマルチプロセツサシステムに関する従来の一実
施例を示すブロツク図である。第２図は本発明に
依るバツフアメモリ通信方式の一実施例を示すブ
ロツク図である。第３図は本発明に依る別の一実
施例を示すブロツク図である。第４図は本発明に
依る更に別の一実施例を示すブロツク図である。 図中、LPUaはローカルプロセツサ、MMaは
ローカルプロセツサLPUaのメインメモリ、BUS
−ＡはローカルプロセツサLPUaのバス、LPUn
はローカルプロセツサ、MMnはローカルプロセ
ツサLPUnのメインメモリ、BUS−Ｎはローカル
プロセツサLPUnのバス、CCAはチヤンネル間ア
ダプタ、CTLは制御装置、IOBはIOバツフア、
ｚはスイツチ制御用レジスタ、LPUbはローカル
プロセツサ、MMbはローカルプロセツサLPUb
のメインメモリ、BMはローカルプロセツサ
LPUbのバツフアメモリ、BUS−Ｂはローカルプ
ロセツサLPUbのバス、SWは切換スイツチ、
LPUcはローカルプロセツサ、MMcはローカル
プロセツサLPUcのメインメモリ、BUS−Ｃはロ
ーカルプロセツサLPUcのバス、BMbはローカル
プロセツサLPUbのバツフアメモリ、BMcはロー
カルプロセツサLPUcのバツフアメモリ、SWbは
ローカルプロセツサLPUbのスイツチ、SWcはロ
ーカルプロセツサLPUcのスイツチ、z0，z1は
夫々スイツチ制御用レジスタ、BMb0，BMb1は
夫々ローカルプロセツサLPUbのバツフアメモ
リ、SWb0，SWb1は夫々ローカルプロセツサ
LPUbのスイツチ、BMc0，BMc1は夫々ローカ
ルプロセツサLPUcのバツフアメモリ、SWb0，
SWb1は夫々ローカルプロセツサLPUbのスイツ
チである。
Claims (1)
- 【特許請求の範囲】 １ 複数個のプロセツサ間で相互通信を行うマル
チプロセツサシステムに於いて、 前記複数のプロセツサ間通信データを格納する
為のバツフアメモリを具備し、該バツフアメモリ
を各々のプロセツサのメインメモリのアドレス空
間上に任意に切替え接続可能なようにし、該バツ
フアメモリを経由して各々のプロセツサ間のデー
タ転送を行うようにし、 前記メモリアドレス空間の一部の属性を属性記
憶手段によつて変更可能とすることにより、該ア
ドレス空間を自系または他系に交互に切替え使用
することを特徴とするバツフアメモリ通信方式。 ２ 上記システムに於いて、切替え可能なアドレ
ス空間に属するメモリを複数個設け、各該メモリ
の属性記憶手段の内容を変更することにより、任
意の該メモリを自系または他系に交互に切替え使
用することを特徴とする特許請求の範囲第１項記
載のバツフアメモリ通信方式。 ３ 上記システムに於いて、メモリアドレス空間
を分割し、各分割空間毎に属性記憶手段を設け、
該記憶内容を変更することにより、各分割空間を
自系または他系に交互に切替え使用することを特
徴とする特許請求の範囲第１項記載のバツフアメ
モリ通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23181783A JPS60124139A (ja) | 1983-12-08 | 1983-12-08 | バッファメモリ通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23181783A JPS60124139A (ja) | 1983-12-08 | 1983-12-08 | バッファメモリ通信方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60124139A JPS60124139A (ja) | 1985-07-03 |
| JPH0521376B2 true JPH0521376B2 (ja) | 1993-03-24 |
Family
ID=16929483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23181783A Granted JPS60124139A (ja) | 1983-12-08 | 1983-12-08 | バッファメモリ通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60124139A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3607549A1 (de) * | 1985-11-18 | 1987-05-21 | Papenmeier Friedrich Horst | Informationsabnahmesystem fuer eine datenverarbeitungsanlage |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5650426A (en) * | 1979-10-02 | 1981-05-07 | Chino Works Ltd | Data transmission unit |
-
1983
- 1983-12-08 JP JP23181783A patent/JPS60124139A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60124139A (ja) | 1985-07-03 |
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