JPH0522152A - Ｍｓｂ−ｌｓｂ変換回路 - Google Patents
Ｍｓｂ−ｌｓｂ変換回路Info
- Publication number
- JPH0522152A JPH0522152A JP19580291A JP19580291A JPH0522152A JP H0522152 A JPH0522152 A JP H0522152A JP 19580291 A JP19580291 A JP 19580291A JP 19580291 A JP19580291 A JP 19580291A JP H0522152 A JPH0522152 A JP H0522152A
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- Japan
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- msb
- lsb
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Abstract
(57)【要約】
【目的】 ｎビットのデータのＭＳＢとＬＳＢとを入れ
換えるＭＳＢ−ＬＳＢ変換回路に関し、少ないハードウ
ェアで済み且つ高速の変換を可能とすることを目的とす
る。 【構成】 ｎビットのデータに対し、該データのＭＳＢ
とＬＳＢとを変換して出力するＭＳＢ−ＬＳＢ変換回路
において、該ｎビットのデータを記憶するレジスタ１
と、該レジスタ１の並列出力をドライブして、並列信号
線５に出力するドライブ回路２とを有し、該レジスタ１
と該ドライブ回路２との接続関係又は該ドライブ回路２
と該並列信号線５との接続関係を、該ｎビットのデータ
におけるＭＳＢの位置とＬＳＢの位置が入れ代わるよう
に構成した。
換えるＭＳＢ−ＬＳＢ変換回路に関し、少ないハードウ
ェアで済み且つ高速の変換を可能とすることを目的とす
る。 【構成】 ｎビットのデータに対し、該データのＭＳＢ
とＬＳＢとを変換して出力するＭＳＢ−ＬＳＢ変換回路
において、該ｎビットのデータを記憶するレジスタ１
と、該レジスタ１の並列出力をドライブして、並列信号
線５に出力するドライブ回路２とを有し、該レジスタ１
と該ドライブ回路２との接続関係又は該ドライブ回路２
と該並列信号線５との接続関係を、該ｎビットのデータ
におけるＭＳＢの位置とＬＳＢの位置が入れ代わるよう
に構成した。
Description
【０００１】
（目次）
産業上の利用分野
従来の技術（図３）
発明が解決しようとする課題
課題を解決するための手段（図１）
作用
実施例
(a) 一実施例の説明（図１）
(b) 他の実施例の説明（図２）
発明の効果
【０００２】
【産業上の利用分野】本発明は、ｎビットのデータのＭ
ＳＢとＬＳＢとを入れ換えるＭＳＢ−ＬＳＢ変換回路に
関する。
ＳＢとＬＳＢとを入れ換えるＭＳＢ−ＬＳＢ変換回路に
関する。
【０００３】近年のコンピュータの発達に伴い、各種の
ＣＰＵ、周辺回路を組み合わせて、装置を構成すること
が行われている。このように組み合わせて構成する場合
に、１のメーカーの回路と、他のメーカーの回路とを組
み合わせて使用する場合がある。
ＣＰＵ、周辺回路を組み合わせて、装置を構成すること
が行われている。このように組み合わせて構成する場合
に、１のメーカーの回路と、他のメーカーの回路とを組
み合わせて使用する場合がある。
【０００４】この場合に、１のメーカーの回路と、他の
メーカーの回路とで、データのＭＳＢ（Most Significa
nt Bit) とＬＳＢ(Least Significant Bit) の位置が全
く逆のものがある。
メーカーの回路とで、データのＭＳＢ（Most Significa
nt Bit) とＬＳＢ(Least Significant Bit) の位置が全
く逆のものがある。
【０００５】例えば、モトローラ社のＣＰＵでは、７ビ
ット目がＭＳＢであり、０ビット目がＬＳＢであるが、
インテル社の周辺回路では、７ビット目がＬＳＢであ
り、０ビット目がＭＳＢである。このような回路を組み
合わせて、データのやり取りを行わせるには、データの
ＭＳＢとＬＳＢの位置を変換するＭＳＢ−ＬＳＢ変換回
路が必要となる。
ット目がＭＳＢであり、０ビット目がＬＳＢであるが、
インテル社の周辺回路では、７ビット目がＬＳＢであ
り、０ビット目がＭＳＢである。このような回路を組み
合わせて、データのやり取りを行わせるには、データの
ＭＳＢとＬＳＢの位置を変換するＭＳＢ−ＬＳＢ変換回
路が必要となる。
【０００６】
【従来の技術】図３は従来技術の説明図である。図３
（Ａ）に示すように、例えば、８ビットのデータに対
し、７ビット目をＭＳＢ、０ビット目をＬＳＢとする
と、変換するには、７〜０ビットを０〜７ビットに入れ
換える必要がある。
（Ａ）に示すように、例えば、８ビットのデータに対
し、７ビット目をＭＳＢ、０ビット目をＬＳＢとする
と、変換するには、７〜０ビットを０〜７ビットに入れ
換える必要がある。
【０００７】このため、従来は、図３（Ｂ）に示すよう
に、一対のシフトレジスタ１０、１１を設け、図３
（Ａ）の８ビットのデータをシフトレジスタ１０にセッ
トした後、シフトレジスタ１０を右方向に、シフトレジ
スタ１１を左方向にシフトし、シフトレジスタ１０の左
端のデータを、シフトレジスタ１１の左端に入力するこ
とにより、シフトレジスタ１１にビット位置の入れ換え
たデータを形成し、シフトレジスタ１１を読み出すよう
にしていた。
に、一対のシフトレジスタ１０、１１を設け、図３
（Ａ）の８ビットのデータをシフトレジスタ１０にセッ
トした後、シフトレジスタ１０を右方向に、シフトレジ
スタ１１を左方向にシフトし、シフトレジスタ１０の左
端のデータを、シフトレジスタ１１の左端に入力するこ
とにより、シフトレジスタ１１にビット位置の入れ換え
たデータを形成し、シフトレジスタ１１を読み出すよう
にしていた。
【０００８】又、他の従来の技術として、図３（Ｃ）に
示すように、メモリ１２に、元のデータに対するＭＳ
Ｂ、ＬＳＢを入れ換えた変換データを格納したテーブル
を設け、元のデータに対応する変換データをテーブルか
ら読み出して、ＭＳＢ、ＬＳＢを入れ換えた変換データ
を得るようにしていた。
示すように、メモリ１２に、元のデータに対するＭＳ
Ｂ、ＬＳＢを入れ換えた変換データを格納したテーブル
を設け、元のデータに対応する変換データをテーブルか
ら読み出して、ＭＳＢ、ＬＳＢを入れ換えた変換データ
を得るようにしていた。
【０００９】
【発明が解決しようとする課題】しかしながら、従来技
術では、次の問題があった。前者の従来技術では、デ
ータがｎビットとすると、ｎ回のシフト動作を要するた
め、高速な変換ができない。
術では、次の問題があった。前者の従来技術では、デ
ータがｎビットとすると、ｎ回のシフト動作を要するた
め、高速な変換ができない。
【００１０】後者の従来技術では、データのビット数
に従ったメモリ容量を必要とし、データが１６ビットで
は、膨大なメモリ容量を要し、ハードウェアが増加し、
価格も高くなる。従って、本発明は、少ないハードウェ
アで済み且つ高速の変換を可能とするＭＳＢ−ＬＳＢ変
換回路を提供することを目的とする。
に従ったメモリ容量を必要とし、データが１６ビットで
は、膨大なメモリ容量を要し、ハードウェアが増加し、
価格も高くなる。従って、本発明は、少ないハードウェ
アで済み且つ高速の変換を可能とするＭＳＢ−ＬＳＢ変
換回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】図１は本発明の原理図兼
一実施例回路図である。本発明の請求項１は、ｎビット
のデータに対し、該データのＭＳＢとＬＳＢとを変換し
て出力するＭＳＢ−ＬＳＢ変換回路において、該ｎビッ
トのデータを記憶するレジスタ１と、該レジスタ１の並
列出力をドライブして、並列信号線５に出力するドライ
ブ回路２とを有し、該レジスタ１と該ドライブ回路２と
の接続関係又は該ドライブ回路２と該並列信号線５との
接続関係を、該ｎビットのデータにおけるＭＳＢの位置
とＬＳＢの位置が入れ代わるように構成したことを特徴
とする。本発明の請求項２は、請求項１において、前記
並列信号線５が、ＣＰＵ４のバスであり、前記レジスタ
１が、前記バスに接続されたことを特徴とする。
一実施例回路図である。本発明の請求項１は、ｎビット
のデータに対し、該データのＭＳＢとＬＳＢとを変換し
て出力するＭＳＢ−ＬＳＢ変換回路において、該ｎビッ
トのデータを記憶するレジスタ１と、該レジスタ１の並
列出力をドライブして、並列信号線５に出力するドライ
ブ回路２とを有し、該レジスタ１と該ドライブ回路２と
の接続関係又は該ドライブ回路２と該並列信号線５との
接続関係を、該ｎビットのデータにおけるＭＳＢの位置
とＬＳＢの位置が入れ代わるように構成したことを特徴
とする。本発明の請求項２は、請求項１において、前記
並列信号線５が、ＣＰＵ４のバスであり、前記レジスタ
１が、前記バスに接続されたことを特徴とする。
【００１２】
【作用】本発明の請求項１では、ｎビットのデータを記
憶するレジスタ１と、レジスタ１の並列出力をドライブ
して、並列信号線５に出力するドライブ回路２とを有
し、レジスタ１とドライブ回路２との接続関係又はドラ
イブ回路２と並列信号線５との接続関係を、ｎビットの
データにおけるＭＳＢの位置とＬＳＢの位置が入れ代わ
るように構成したので、レジスタ１へのデータのライト
と、ドライブ回路２のリードの２ステップで変換でき、
高速の変換が可能となり、しかも少ないハードウェアで
実現できる。
憶するレジスタ１と、レジスタ１の並列出力をドライブ
して、並列信号線５に出力するドライブ回路２とを有
し、レジスタ１とドライブ回路２との接続関係又はドラ
イブ回路２と並列信号線５との接続関係を、ｎビットの
データにおけるＭＳＢの位置とＬＳＢの位置が入れ代わ
るように構成したので、レジスタ１へのデータのライト
と、ドライブ回路２のリードの２ステップで変換でき、
高速の変換が可能となり、しかも少ないハードウェアで
実現できる。
【００１３】本発明の請求項２では、並列信号線５が、
ＣＰＵ４のバスであり、レジスタ１が、バスに接続され
ているので、ＣＰＵ４が必要な時点で、高速に変換デー
タを得ることができる。
ＣＰＵ４のバスであり、レジスタ１が、バスに接続され
ているので、ＣＰＵ４が必要な時点で、高速に変換デー
タを得ることができる。
【００１４】
【実施例】（ａ）一実施例の説明
本発明の一実施例を、図１により説明する。図１におい
て、ＣＰＵ４は、８ビットのバス５（Ｄ７〜Ｄ０）によ
り、他の周辺回路に接続されている。
て、ＣＰＵ４は、８ビットのバス５（Ｄ７〜Ｄ０）によ
り、他の周辺回路に接続されている。
【００１５】ＭＳＢ−ＬＳＢ変換回路３は、１つのＬＳ
Ｉで構成されており、８ビットのフリップフロップ１
と、８ビットのドライブ回路２で構成されている。８ビ
ットのフリップフロップ１は、上から順に、バス５のＤ
０〜Ｄ７に接続されており、ＣＰＵ４からのライト信号
ＷＲＩＴＥにより、バス５のＤ０〜Ｄ７のデータを記憶
する。
Ｉで構成されており、８ビットのフリップフロップ１
と、８ビットのドライブ回路２で構成されている。８ビ
ットのフリップフロップ１は、上から順に、バス５のＤ
０〜Ｄ７に接続されており、ＣＰＵ４からのライト信号
ＷＲＩＴＥにより、バス５のＤ０〜Ｄ７のデータを記憶
する。
【００１６】８ビットのドライブ回路２は、フリップフ
ロップ１のデータをＣＰＵ４からのリード信号ＲＥＡＤ
により、ドライブして、バス５に出力し、バス５とは、
データＤ０がバス５のＤ７に、データＤ１がバス５のＤ
６に、データＤ２がバス５のＤ５に、データＤ３がバス
５のＤ４に、データＤ４がバス５のＤ３に、データＤ５
がバス５のＤ２に、データＤ６がバス５のＤ１に、デー
タＤ７がバス５のＤ０に接続されている。
ロップ１のデータをＣＰＵ４からのリード信号ＲＥＡＤ
により、ドライブして、バス５に出力し、バス５とは、
データＤ０がバス５のＤ７に、データＤ１がバス５のＤ
６に、データＤ２がバス５のＤ５に、データＤ３がバス
５のＤ４に、データＤ４がバス５のＤ３に、データＤ５
がバス５のＤ２に、データＤ６がバス５のＤ１に、デー
タＤ７がバス５のＤ０に接続されている。
【００１７】従って、ＣＰＵ４は、変換すべきデータを
バス５に送出し、ライト信号ＷＲＩＴＥを発行すると、
バス５のデータがフリップフロップ１に記憶され、次に
リード信号ＲＥＡＤを発生すると、ドライブ回路２によ
り、バス５に変換されたデータが出力され、これを取り
込むことができる。
バス５に送出し、ライト信号ＷＲＩＴＥを発行すると、
バス５のデータがフリップフロップ１に記憶され、次に
リード信号ＲＥＡＤを発生すると、ドライブ回路２によ
り、バス５に変換されたデータが出力され、これを取り
込むことができる。
【００１８】このようにして、少ないハードウェアで、
高速な変換が可能となり、特にＣＰＵ４の制御に従った
変換動作が可能となる。又、フリップフロップ１とドラ
イブ回路２は、汎用のＬＳＩであり、バス５との結線を
設定するだけで実現でき、安価にしかも容易に実現でき
る。
高速な変換が可能となり、特にＣＰＵ４の制御に従った
変換動作が可能となる。又、フリップフロップ１とドラ
イブ回路２は、汎用のＬＳＩであり、バス５との結線を
設定するだけで実現でき、安価にしかも容易に実現でき
る。
【００１９】（ｂ）他の実施例の説明
図２は本発明の他の実施例回路図である。図中、図１で
示したものと同一のものは、同一の記号で示してある。
この例では、ドライブ回路２とバス５の接続を変える代
わりに、フリップフロップ１とドライブ回路２との接続
を変えたものである。
示したものと同一のものは、同一の記号で示してある。
この例では、ドライブ回路２とバス５の接続を変える代
わりに、フリップフロップ１とドライブ回路２との接続
を変えたものである。
【００２０】即ち、フリップフロップ１とドライブ回路
２との接続関係において、フリップフロップのデータＤ
０がドライブ回路２のＤ７に、データＤ１がドライブ回
路２のＤ６に、データＤ２がドライブ回路２のＤ５に、
データＤ３がドライブ回路２のＤ４に、データＤ４がド
ライブ回路２のＤ３に、データＤ５がドライブ回路２の
Ｄ２に、データＤ６がドライブ回路２のＤ１に、データ
Ｄ７がドライブ回路２のＤ０に接続したものである。
２との接続関係において、フリップフロップのデータＤ
０がドライブ回路２のＤ７に、データＤ１がドライブ回
路２のＤ６に、データＤ２がドライブ回路２のＤ５に、
データＤ３がドライブ回路２のＤ４に、データＤ４がド
ライブ回路２のＤ３に、データＤ５がドライブ回路２の
Ｄ２に、データＤ６がドライブ回路２のＤ１に、データ
Ｄ７がドライブ回路２のＤ０に接続したものである。
【００２１】このようにしても、図１の実施例と同様の
効果を奏するが、但し汎用のＬＳＩは使用できない。上
述の実施例の他に、本発明は、次のような変形が可能で
ある。上述の実施例では、データを８ビットとしてい
るが、１６ビット等他のビット数であっても良く、ビッ
ト数が多い程より効果が大きい。
効果を奏するが、但し汎用のＬＳＩは使用できない。上
述の実施例の他に、本発明は、次のような変形が可能で
ある。上述の実施例では、データを８ビットとしてい
るが、１６ビット等他のビット数であっても良く、ビッ
ト数が多い程より効果が大きい。
【００２２】ＣＰＵ４の周辺回路として用いる例で説
明したが、他の用途に用いてもよい。以上、本発明を実
施例により説明したが、本発明の主旨の範囲内で種々の
変形が可能であり、これらを本発明の範囲から排除する
ものではない。
明したが、他の用途に用いてもよい。以上、本発明を実
施例により説明したが、本発明の主旨の範囲内で種々の
変形が可能であり、これらを本発明の範囲から排除する
ものではない。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
次の効果を奏する。レジスタ１とドライブ回路２との
接続関係又はドライブ回路２と並列信号線５との接続関
係を、ｎビットのデータにおけるＭＳＢの位置とＬＳＢ
の位置が入れ代わるように構成したので、レジスタ１へ
のデータのライトと、ドライブ回路２のリードの２ステ
ップで変換でき、高速の変換が可能となり、しかも少な
いハードウェアで実現できる。しかもレジスタ１とド
ライブ回路２の制御により、変換動作のタイミングを制
御でき、所望のタイミングで変換データを得ることがで
きる。
次の効果を奏する。レジスタ１とドライブ回路２との
接続関係又はドライブ回路２と並列信号線５との接続関
係を、ｎビットのデータにおけるＭＳＢの位置とＬＳＢ
の位置が入れ代わるように構成したので、レジスタ１へ
のデータのライトと、ドライブ回路２のリードの２ステ
ップで変換でき、高速の変換が可能となり、しかも少な
いハードウェアで実現できる。しかもレジスタ１とド
ライブ回路２の制御により、変換動作のタイミングを制
御でき、所望のタイミングで変換データを得ることがで
きる。
【図１】本発明の原理図兼一実施例回路図である。
【図２】本発明の他の実施例回路図である。
【図３】従来技術の説明図である。
１ レジスタ
２ ドライブ回路
３ ＭＳＢ−ＬＳＢ変換回路
４ ＣＰＵ
５ バス
Claims (2)
- 【請求項１】 ｎビットのデータに対し、該データのＭ
ＳＢとＬＳＢとを変換して出力するＭＳＢ−ＬＳＢ変換
回路において、 該ｎビットのデータを記憶するレジスタ（１）と、該レ
ジスタ（１）の並列出力をドライブして、並列信号線
（５）に出力するドライブ回路（２）とを有し、 該レジスタ（１）と該ドライブ回路（２）との接続関係
又は該ドライブ回路（２）と該並列信号線（５）との接
続関係を、該ｎビットのデータにおけるＭＳＢの位置と
ＬＳＢの位置が入れ代わるように構成したことを特徴と
するＭＳＢ−ＬＳＢ変換回路。 - 【請求項２】 前記並列信号線（５）が、ＣＰＵ（４）
のバスであり、前記レジスタ（１）が、前記バスに接続
されたことを特徴とする請求項１のＭＳＢ−ＬＳＢ変換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19580291A JPH0522152A (ja) | 1991-07-10 | 1991-07-10 | Ｍｓｂ−ｌｓｂ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19580291A JPH0522152A (ja) | 1991-07-10 | 1991-07-10 | Ｍｓｂ−ｌｓｂ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0522152A true JPH0522152A (ja) | 1993-01-29 |
Family
ID=16347225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19580291A Withdrawn JPH0522152A (ja) | 1991-07-10 | 1991-07-10 | Ｍｓｂ−ｌｓｂ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0522152A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008125001A (ja) * | 2006-11-15 | 2008-05-29 | Fujitsu Ltd | シリアルデータ受信回路およびシリアルデータ受信方法 |
-
1991
- 1991-07-10 JP JP19580291A patent/JPH0522152A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008125001A (ja) * | 2006-11-15 | 2008-05-29 | Fujitsu Ltd | シリアルデータ受信回路およびシリアルデータ受信方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |