JPH0522995B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に用いられる。特に、記
憶装置のアドレス指定論理に関するものである。

〔概要〕

本発明は、マトリクス状に配置されたメモリ素
子から、指定された番地から連続した複数個のメ
モリ内容を読出し書込みを行う記憶装置におい
て、 メモリ素子を選択する行選択線を二分割し、そ
の行駆動回路が、メモリ番地情報によつて、次の
行選択線にまたがる時は次の行選択線を選択する
構成をとることにより、 指定された番地から連続した複数個のメモリ内
容の読出し書込みを容易に行うことができ、上位
装置の負担を軽減するものである。

〔従来の技術〕

近年、半導体を用いたランダムアクセス記憶装
置は、集積回路の進歩に伴い記憶容量の大容量化
とともに、多様な機能を持つものが種々提案され
ている。それらのうち、指定された番地の情報１
ビツトだけを読出しあるいは書込み可能な記憶装
置に対し、さらに動作クロツクを連続して複数個
与えるだけで指定された番地の情報を含む一連の
番地の情報を時分割で読出しあるいは書込み可能
な記憶装置が提案され、能率よく記憶装置を動作
させるようにしているものがある。

この種の記憶装置は第３図に示す構成である。
その回路構成の動作はマトリクス状のメモリ素子
１１０を番地情報により指定され、行駆動回路１
２０で選択された行選択線（1200〜1207のいずれ
か）と番地情報の指定によつて読出し時には列読
出回路１５０に、書込み時には列書込回路１６０
によつて選択される列選択線（1500〜1507のいず
れか）とで指定されるメモリ素子に対し読出しあ
るいは書込み動作を実行する。第４図に示すよう
に、同一行選択線上のメモリ素子（この場合６、
７、０、１）に対し動作クロツクを与えることに
より、列読出回路あるいは列書込回路が連続した
番地の書込みあるいは読出し動作を能率よく実行
することを可能としている。

〔発明が解決しようとする問題点〕

情報処理装置や各種の制御装置において、プロ
グラムあるいはデータのメモリ装置として使用さ
れる場合、任意の番地からある特定の長さのメモ
リ情報を容易に読出し、書込みすることが必要が
あり、上記の従来の記憶装置は同一行選択線から
のメモリ素子情報を連続的に読出し、書込みする
ことに限られるため、次の行選択線のメモリ素子
情報にまたがつての読出し、書込みができず、時
分割に情報を連続して読出し、書込みする機能を
十分に活用できない欠点があつた。

また上位番地から下位番地へ連続的に読出し、
書込みをしようとすると、アドレス番地指定を行
う上位装置の負担が増加する欠点があつた。

本発明は上記の欠点を解決し、指定された番地
から連続した複数個のメモリ素子の情報を時分割
に読出しあるいは書込み可能な記憶装置を構成
し、任意の番地から連続した番地の情報を得るメ
モリ装置を容易に構成しやすく、上位装置の負担
を軽減する記憶装置を提供することを目的とす
る。

〔問題点を解決するための手段〕

本発明は、マトリクス状に配置された複数個の
メモリ素子と、マトリクスの行方向に配置された
行選択線と、マトリクスの列方向に配置された列
選択線と、指定された番地から下位方向に連続し
た複数個のメモリ素子の情報を読出しまたは書込
みするアドレス指定手段とを備えた記憶装置にお
いて、前記行選択線は上位および下位に二分割さ
れ、この二分割された行選択線のおのおのを駆動
する二つの行駆動回路を備え、この行駆動回路の
うち上位の行選択線を駆動する行駆動回路にはそ
の入力情報に対して１加算する加算回路が設けら
れ、指定されたメモリ番地の起点が二分割された
行選択線のうちの上位の列にあるときは、上記二
つの行駆動回路は同行のメモリ番地を選択し、指
定されたメモリ番地の起点が二分割された行選択
線のうちの下位にあるときは、上記上位の行駆動
回路は上記加算回路で１加算された入力情報によ
り、次の行のメモリ番地を選択する構成であるこ
とを特徴とする。

〔作用〕

指定メモリ番地がマトリクス状メモリの列選択
線の下位であつた場合、行駆動回路の一方に付加
された加算回路によつて行選択線の次の行選択線
が指定されて駆動されるので、連続して次の行の
メモリ素子の読出し書込みを行うことができる。

〔実施例〕

次に本発明の実施例を図面を参照して説明す
る。

本発明の一実施例を第１図に示す。第１図にお
いて、マトリクス状のメモリ素子は、８行８列で
構成され、０〜63まで番地付けされており、この
メモリ素子の行選択線は二分割されて、行方向の
行選択線1200〜1207および1300〜1307とからな
り、あわせて列選択線1500〜1507とが配線されて
いる。この二分割された行選択線1200〜1207は行
駆動回路１２０によつて、もう一方の行選択線
1300〜1307は行駆動回路１３０によつて駆動され
る。そしてこの行駆動回路１２０には加算回路１
４１が接続されており、この加算回路１４１は行
駆動制御部１４０によつて制御される。

また、マトリクス状のメモリ素子の列選択線
1500〜1507は列書込回路１６０、列読出回路１５
０によつて駆動され、この列書込回路１６０、列
読出回路１５０は列選択制御部１５２によつて制
御される。

メモリ番地情報はアドレス部１９０に入力さ
れ、その番地情報は、アドレス部１９０から、列
選択制御部１５２を通つて列書込回路１６０、列
読出回路１５０へ入力され、またアドレス部１９
０から行制御部１４０と加算回路１４１を通つて
一方の行駆動回路１２０と、直接行駆動回路１３
０へ入力されている。クロツク信号の制御信号
は、記憶制御部１８０から列選択制御部１５２へ
入力される。

次に本実施例回路の動作を説明する。

マトリクス状のメモリ素子１１０は行方向の行
選択線1200〜1207と列方向の列選択線1300〜1307
の交点に配置され、番地情報を記憶装置の必要な
個所に配分するアドレス部１９０からの番地情報
の指定により、行駆動回路１２０，１１３０が行
選択線のいずれかを駆動し、その行選択線上のメ
モリ素子に対し、書込み時には列書込回路１５０
が、また読出し時には列読出回路１６０が、列選
択制御部１５２の指示を受け列選択線を介して書
込みあるいは読出し動作を行う。

指定された番地から連続した複数個のメモリ素
子の情報を時分割で読出しあるいは書込みを行う
動作を第２図の動作説明図を参照して説明する。
第２図の例では、番地情報で指定した番地から連
続した４番地の情報を制御信号のうちの動作クロ
ツクを４回与えることにより、時分割に読出しあ
るいは書込みの動作を行う。この場合、番地が列
選択線の上位を指定した場合、例えば第１図のメ
モリ素子２を指定した場合には行駆動回路１２
０，１３０はそれぞれ行選択線1200、1300を選択
し、列読出回路１５０あるいは列書込回路１６０
により、列選択線1502、1503、1504、1505からメ
モリ素子２，３，４，５を順次選択して読出しあ
るいは書込みを行う。番地が列選択線の下位を指
定した場合、例えばメモリ素子６を指定した場合
には行駆動回路１３０は行選択線1300を選択し、
行駆動回路１２０はそれに付加されている＋１番
地の加算回路１４１が行駆動制御部１４０の指示
により動作して番地で指定された行の次の行の行
選択線1201を選択し、列選択制御部の制御のもと
で列読出回路１５０あるいは列書込回路１６０に
より列選択線1506、1507、1500、1500、1501から
メモリ素子、６，７，８，９を順次選択して第２
図に示すように読出しあるいは書込みを行う。

このように任意の番地を指定し、その番地から
連続した番地のメモリ素子の読出し、書込みが可
能となる。

本実施例では、８行８列のマトリクスおよび四
つの連続した番地の読出し書込みの例で示した
が、これらは当然拡張できるものである。また、
本実施例では１番地１ビツトの例であるが複数ビ
ツトとしてもよい。さらに本実施例では、読出し
あるいは書込み情報はそれぞれ列読出回路の出力
あるいは列書込回路の入力であるが、集積回路で
の実現上は物理的に同一のものとすることも可能
である。

〔発明の効果〕

本発明は以上説明したように、記憶装置で必要
となる任意番地から必要とする長さのデータを連
続的に得ることの容易な記憶装置を実現できる。
したがつてアドレス指定を行う上位装置の負担を
軽減することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図。
第２図は本発明実施例の動作説明図。第３図は従
来例を示すブロツク図。第４図は従来例の動作説
明図。 ０，１〜６３…メモリ素子、１１０…メモリ素
子マトリクス、１２０，１３０…行駆動回路、１
４０…行駆動制御部、１４１…加算回路、１５０
…列読出回路、１５２…列選択制御部、１６０…
列書込回路、１８０…記憶制御部、１９０…アド
レス部。

Claims (1)

1. 【特許請求の範囲】 １ マトリクス状に配置された複数個のメモリ素
   子と、 マトリクスの行方向に配置された行選択線と、 マトリクスの列方向に配置された列選択線と、 指定された番地から下位方向に連続した複数個
   のメモリ素子の情報を読出しまたは書込みするア
   ドレス指定手段と を備えた記憶装置において、 前記行選択線は上位および下位に二分割され、 この二分割された行選択線のおのおのを駆動す
   る二つの行駆動回路を備え、 この行駆動回路のうち上位の行選択線を駆動す
   る行駆動回路にはその入力情報に対して１加算す
   る加算回路が設けられ、 指定されたメモリ番地の起点が二分割された行
   選択線のうちの上位の列にあるときは、 上記二つの行駆動回路は同行のメモリ番地を選
   択し、指定されたメモリ番地の起点が二分割され
   た行選択線のうちの下位にあるときは、 上記上位の行駆動回路は上記加算回路で１加算
   された入力情報により、次の行のメモリ番地を選
   択する 構成であることを特徴とする記憶装置。