JPH05233840A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05233840A JPH05233840A JP3212315A JP21231591A JPH05233840A JP H05233840 A JPH05233840 A JP H05233840A JP 3212315 A JP3212315 A JP 3212315A JP 21231591 A JP21231591 A JP 21231591A JP H05233840 A JPH05233840 A JP H05233840A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- signal
- circuit
- control
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は低消費電力動作が可能なＣＭ
ＯＳ入出力回路を提供することにある。 【構成】 本発明のＣＭＯＳ入出力回路は、出力バッフ
ァ回路（２０２）をＣＭＯＳ構成にしたことにより、低
消費電力化が可能となる。
ＯＳ入出力回路を提供することにある。 【構成】 本発明のＣＭＯＳ入出力回路は、出力バッフ
ァ回路（２０２）をＣＭＯＳ構成にしたことにより、低
消費電力化が可能となる。
Description
【０００１】
【産業上の利用分野】この発明はＣＭＯＳ入出力回路、
特にマイクロプロセッサに好適なＣＭＯＳ入出力回路に
関するものである。
特にマイクロプロセッサに好適なＣＭＯＳ入出力回路に
関するものである。
【０００２】
【従来の技術】近年消費電力の少ないＣＭＯＳ型ＩＣマ
イクロプロセッサおよびマイクロコンピュータの用途が
増加している。これらＩＣ装置はＩ／Ｏポートピン端子
と内部データバス間に双方向に情報を伝達させる複数の
ＣＭＯＳ型入出力回路を内蔵している。
イクロプロセッサおよびマイクロコンピュータの用途が
増加している。これらＩＣ装置はＩ／Ｏポートピン端子
と内部データバス間に双方向に情報を伝達させる複数の
ＣＭＯＳ型入出力回路を内蔵している。
【０００３】ＣＭＯＳ入出力回路は、一般に、Ｉ／Ｏポ
ートピン端子に接続されたＣＭＯＳ出力バッファと、Ｉ
／Ｏピン端子の信号を入力し且つ雑音マージンを大きく
するＣＭＯＳ入力バッファと、このＣＭＯＳ入力バッフ
ァの出力信号を内部データバスへ選択的に伝達する回路
を内蔵している。
ートピン端子に接続されたＣＭＯＳ出力バッファと、Ｉ
／Ｏピン端子の信号を入力し且つ雑音マージンを大きく
するＣＭＯＳ入力バッファと、このＣＭＯＳ入力バッフ
ァの出力信号を内部データバスへ選択的に伝達する回路
を内蔵している。
【０００４】従来のＣＭＯＳ出力バッファを含む入出力
回路は、例えば、インテル社発行「マイクロコントロー
ラハンドブック」１９８３年版１０−１および１０−２
ページに記載されている。しかしこの従来の入出力回路
はＩ／Ｏポートをフローティング状態にすることができ
ない。従ってこの入出力回路はＩ／Ｏポートに接続され
る外部回路の論理状態とＩ／Ｏポートの出力論理レベル
を一致させた後、パワーダウンモードに入る必要があ
る。このＣＭＯＳ入出力回路は、プロセッサの処理機能
を停止させ、且つ消費電力を減少させて待機するパワー
ダウンモード時、ＣＭＯＳ出力バッファをフローティン
グ状態にしてＩ／Ｏポートピン端子と内部データバス間
を電気的に分離して、外部回路の影響を除去する機能を
持つことが望まれる。
回路は、例えば、インテル社発行「マイクロコントロー
ラハンドブック」１９８３年版１０−１および１０−２
ページに記載されている。しかしこの従来の入出力回路
はＩ／Ｏポートをフローティング状態にすることができ
ない。従ってこの入出力回路はＩ／Ｏポートに接続され
る外部回路の論理状態とＩ／Ｏポートの出力論理レベル
を一致させた後、パワーダウンモードに入る必要があ
る。このＣＭＯＳ入出力回路は、プロセッサの処理機能
を停止させ、且つ消費電力を減少させて待機するパワー
ダウンモード時、ＣＭＯＳ出力バッファをフローティン
グ状態にしてＩ／Ｏポートピン端子と内部データバス間
を電気的に分離して、外部回路の影響を除去する機能を
持つことが望まれる。
【０００５】
【発明が解決しようとする問題】この場合、Ｉ／Ｏポー
トピン端子が開放状態（高入力インピーダンス）になる
と、電位がフローティング状態になり、ＣＭＯＳ入力バ
ッファを構成するＰおよびＮチャンネルＭＯＳトランジ
スタが同時に導通状態となり、パワーダウンモードにお
いても電力を消費する。
トピン端子が開放状態（高入力インピーダンス）になる
と、電位がフローティング状態になり、ＣＭＯＳ入力バ
ッファを構成するＰおよびＮチャンネルＭＯＳトランジ
スタが同時に導通状態となり、パワーダウンモードにお
いても電力を消費する。
【０００６】Ｉ／Ｏポートピン端子に外付けのプルアッ
プ又はプルダウン抵抗を接続してＣＭＯＳ入力バッファ
の入力ゲートの電位をＨ又はＬレベルに固定すると、Ｉ
／Ｏポートピン端子のフローティング状態を防止するこ
とができるが、この外付抵抗による電力消費が発生す
る。又外付抵抗部品のための取付場所が必要となり、使
用者にとってＣＭＯＳ入出力回路を含むＣＭＯＳ ＩＣ
装置の取扱いが不便であった。
プ又はプルダウン抵抗を接続してＣＭＯＳ入力バッファ
の入力ゲートの電位をＨ又はＬレベルに固定すると、Ｉ
／Ｏポートピン端子のフローティング状態を防止するこ
とができるが、この外付抵抗による電力消費が発生す
る。又外付抵抗部品のための取付場所が必要となり、使
用者にとってＣＭＯＳ入出力回路を含むＣＭＯＳ ＩＣ
装置の取扱いが不便であった。
【０００７】本発明の目的はパワーダウン時において確
実に低消費電力動作が可能なＣＭＯＳ入出力回路を提供
することにある。
実に低消費電力動作が可能なＣＭＯＳ入出力回路を提供
することにある。
【０００８】本発明の他の目的はＩ／Ｏポートのフロー
ティング状態を防止する外付のプルアップ又はプルダウ
ン抵抗を必要としないＣＭＯＳ入出力回路を提供するこ
とにある。
ティング状態を防止する外付のプルアップ又はプルダウ
ン抵抗を必要としないＣＭＯＳ入出力回路を提供するこ
とにある。
【０００９】
【問題点を解決するための手段】本発明のＣＭＯＳ入出
力回路はＣＭＯＳ出力バッファ回路を含み、データバス
とＩ／Ｏポート端子間に信号を双方向に伝達するＣＭＯ
Ｓ入出力回路において、このＣＭＯＳバッファ回路がフ
ローティング状態にある時、制御信号によりＩ／Ｏポー
トの情報にかかわらず、“Ｌ”又は“Ｈ”レベルに固定
された出力信号を出力する入出力制御回路を有すること
を特徴とする。
力回路はＣＭＯＳ出力バッファ回路を含み、データバス
とＩ／Ｏポート端子間に信号を双方向に伝達するＣＭＯ
Ｓ入出力回路において、このＣＭＯＳバッファ回路がフ
ローティング状態にある時、制御信号によりＩ／Ｏポー
トの情報にかかわらず、“Ｌ”又は“Ｈ”レベルに固定
された出力信号を出力する入出力制御回路を有すること
を特徴とする。
【００１０】
【実施例】図２は例えば、マイクロプロセッサ内のデー
タバスに結合された本発明による複数のＣＭＯＳ入出力
回路を示している。
タバスに結合された本発明による複数のＣＭＯＳ入出力
回路を示している。
【００１１】図２において、ＣＭＯＳ入出力回路１０
２，１０４，１０６，１０８の一方の入出力部は内部デ
ータバス１００の各ビット線に接続され、他方の入出力
部はＩ／Ｏ ＰＯＲＴ １〜４に接続されている。
２，１０４，１０６，１０８の一方の入出力部は内部デ
ータバス１００の各ビット線に接続され、他方の入出力
部はＩ／Ｏ ＰＯＲＴ １〜４に接続されている。
【００１２】Ｉ／Ｏ入出力回路において、書込み信号Ｗ
が入力されるとデータバス１００の内容がＩ／Ｏ ＰＯ
ＲＴへ出力され、読込み信号Ｒが入力されるとＩ／Ｏ
ＰＯＲＴの内容がデータバス１００へ入力される。又マ
イクロプロセッサのパワーダウンモード時に制御信号Ｃ
が入力されると、Ｉ／Ｏ ＰＯＲＴをフローティング状
態にすると共に、内部制御回路の出力レベルを“Ｌ”又
は“Ｈ”レベルに固定して、Ｉ／Ｏ ＰＯＲＴの電位レ
ベルが変動しても内部制御回路がオンオフ動作しない様
にして、パワーダウン時においてもＣＭＯＳ入出力回路
の低消費電力化を実現する。
が入力されるとデータバス１００の内容がＩ／Ｏ ＰＯ
ＲＴへ出力され、読込み信号Ｒが入力されるとＩ／Ｏ
ＰＯＲＴの内容がデータバス１００へ入力される。又マ
イクロプロセッサのパワーダウンモード時に制御信号Ｃ
が入力されると、Ｉ／Ｏ ＰＯＲＴをフローティング状
態にすると共に、内部制御回路の出力レベルを“Ｌ”又
は“Ｈ”レベルに固定して、Ｉ／Ｏ ＰＯＲＴの電位レ
ベルが変動しても内部制御回路がオンオフ動作しない様
にして、パワーダウン時においてもＣＭＯＳ入出力回路
の低消費電力化を実現する。
【００１３】図１は本発明のＣＭＯＳ入出力回路の好ま
しい実施例である。
しい実施例である。
【００１４】図１において、入出力回路１０２は書込み
信号Ｗが入力されるとデータバスのビットラインＢ３の
信号を一時的に記憶且つ出力するラッチ回路２００と、
ＰおよびＮ ＭＯＳトランジスタから構成され且つＩ／
Ｏ ＰＯＲＴ １に接続された出力部を有するＣＭＯＳ
出力バッファ２０２と、ラッチ回路２００の出力信号を
出力バッファ２０２へ伝達し且つ制御信号Ｃが入力され
ると出力バッファ２０２のＰおよびＮ ＭＯＳトランジ
スタを非導通状態にする出力制御回路２０４と、読込み
信号Ｒが入力されるとＩ／Ｏ ＰＯＲＴ １の信号をビ
ットラインＢ３へ伝達する入力バッファ回路２０６と、
Ｉ／Ｏ ＰＯＲＴ １の信号をゲート回路２０６へ伝達
し且つ前述の制御信号Ｃが入力されるとＩ／Ｏ ＰＯＲ
Ｔ １とゲート回路２０６間をしゃ断する入力バッファ
回路２０８から構成されている。ラッチ回路２００は、
例えば、ＣＭＯＳ回路により構成されたデータタイプフ
リップフロップ回路である。出力制御回路２０４は、例
えば、ＣＭＯＳインバータ２１０、ＣＭＯＳ ＯＲ論理
回路２１２、ＣＭＯＳ ＮＯＲ論理回路２１４から構成
される。入力バッファ回路２０６は、例えば図６の如き
直列接続されたｎＭＯＳトランジスタで構成される。入
力制御回路２０８は、図７の如くＣＭＯＳ２ ＮＯＲ回
路から構成される。
信号Ｗが入力されるとデータバスのビットラインＢ３の
信号を一時的に記憶且つ出力するラッチ回路２００と、
ＰおよびＮ ＭＯＳトランジスタから構成され且つＩ／
Ｏ ＰＯＲＴ １に接続された出力部を有するＣＭＯＳ
出力バッファ２０２と、ラッチ回路２００の出力信号を
出力バッファ２０２へ伝達し且つ制御信号Ｃが入力され
ると出力バッファ２０２のＰおよびＮ ＭＯＳトランジ
スタを非導通状態にする出力制御回路２０４と、読込み
信号Ｒが入力されるとＩ／Ｏ ＰＯＲＴ １の信号をビ
ットラインＢ３へ伝達する入力バッファ回路２０６と、
Ｉ／Ｏ ＰＯＲＴ １の信号をゲート回路２０６へ伝達
し且つ前述の制御信号Ｃが入力されるとＩ／Ｏ ＰＯＲ
Ｔ １とゲート回路２０６間をしゃ断する入力バッファ
回路２０８から構成されている。ラッチ回路２００は、
例えば、ＣＭＯＳ回路により構成されたデータタイプフ
リップフロップ回路である。出力制御回路２０４は、例
えば、ＣＭＯＳインバータ２１０、ＣＭＯＳ ＯＲ論理
回路２１２、ＣＭＯＳ ＮＯＲ論理回路２１４から構成
される。入力バッファ回路２０６は、例えば図６の如き
直列接続されたｎＭＯＳトランジスタで構成される。入
力制御回路２０８は、図７の如くＣＭＯＳ２ ＮＯＲ回
路から構成される。
【００１５】次に図３、図４、図５のタイミング図を参
照して本発明のＣＭＯＳ入出力回路の動作を説明する。
照して本発明のＣＭＯＳ入出力回路の動作を説明する。
【００１６】（１）データ出力モード 図３を参照してデータバス１００のビットラインＢ３の
データをＩ／Ｏ ＰＯＲＴ １へ伝達するデータ出力モ
ードを説明する。ステートＳ1 期間において、例えばビ
ットラインＢ３、書込み信号Ｗ、読み出し信号Ｒ、制御
信号Ｃ、Ｉ／ＯＰＯＲＴ １は全て“Ｌ”レベル状態に
あるものと仮定する。
データをＩ／Ｏ ＰＯＲＴ １へ伝達するデータ出力モ
ードを説明する。ステートＳ1 期間において、例えばビ
ットラインＢ３、書込み信号Ｗ、読み出し信号Ｒ、制御
信号Ｃ、Ｉ／ＯＰＯＲＴ １は全て“Ｌ”レベル状態に
あるものと仮定する。
【００１７】まずステートＳ2 期間に、ピットラインＢ
３が“Ｈ”レベルになる。次にこのビットラインＢ３の
Ｈレベル信号をＩ／Ｏ ＰＯＲＴ １へ出力するため、
ラッチ回路２００に書込み信号Ｗが入力されると、ラッ
チ回路２００はビットラインＢ３の“Ｈ”レベル信号保
持し、且つ出力制御回路２０４に出力する。同時に、制
御信号Ｃは“Ｌ”レベルのままであるので、この出力制
御回路２０４は出力バッファ２０２のＰおよびＮ ＭＯ
Ｓトランジスタへ“Ｌ”レベル信号を出力する。従って
出力バッファ２０２の出力は“Ｈ”レベル信号になるの
で、ビットラインＢ３の“Ｈ”レベル信号がＩ／Ｏ Ｐ
ＯＲＴ ３へ伝達されたことになる。
３が“Ｈ”レベルになる。次にこのビットラインＢ３の
Ｈレベル信号をＩ／Ｏ ＰＯＲＴ １へ出力するため、
ラッチ回路２００に書込み信号Ｗが入力されると、ラッ
チ回路２００はビットラインＢ３の“Ｈ”レベル信号保
持し、且つ出力制御回路２０４に出力する。同時に、制
御信号Ｃは“Ｌ”レベルのままであるので、この出力制
御回路２０４は出力バッファ２０２のＰおよびＮ ＭＯ
Ｓトランジスタへ“Ｌ”レベル信号を出力する。従って
出力バッファ２０２の出力は“Ｈ”レベル信号になるの
で、ビットラインＢ３の“Ｈ”レベル信号がＩ／Ｏ Ｐ
ＯＲＴ ３へ伝達されたことになる。
【００１８】（２）データ入力モード 図４を参照して、Ｉ／Ｏ ＰＯＲＴ １のデータをビッ
トラインＢ３へ伝達するデータ入力モードを説明する。
トラインＢ３へ伝達するデータ入力モードを説明する。
【００１９】まずステートＳ1 期間において、例えば、
Ｉ／Ｏ ＰＯＲＴ １、書込み信号Ｗ、読込み信号Ｒ、
制御信号Ｃは全て“Ｌ”レベル状態にあり、且つ、デー
タバスのビットラインＢ３および入力バッファ２０６の
出力信号は“Ｈ”レベル状態にあるものと仮定する。
Ｉ／Ｏ ＰＯＲＴ １、書込み信号Ｗ、読込み信号Ｒ、
制御信号Ｃは全て“Ｌ”レベル状態にあり、且つ、デー
タバスのビットラインＢ３および入力バッファ２０６の
出力信号は“Ｈ”レベル状態にあるものと仮定する。
【００２０】この場合、制御信号Ｃが“Ｌ”レベルであ
るので、入力制御回路２０８はＩ／Ｏ ＰＯＲＴ １に
印加されている“Ｌ”レベル反転信号“Ｈ”レベル信号
を出力する。
るので、入力制御回路２０８はＩ／Ｏ ＰＯＲＴ １に
印加されている“Ｌ”レベル反転信号“Ｈ”レベル信号
を出力する。
【００２１】次にステートＳ2 期間に“Ｈ”レベルの読
出し信号Ｒが入力されると、読出し信号Ｒの出力期間中
入力バッファ２０６は“Ｌ”レベルの信号をビットライ
ンＢ３へ出力する。このビットラインの“Ｌ”レベル信
号は、例えば、マイクロプロセッサ内のメモリへ蓄積さ
れる。
出し信号Ｒが入力されると、読出し信号Ｒの出力期間中
入力バッファ２０６は“Ｌ”レベルの信号をビットライ
ンＢ３へ出力する。このビットラインの“Ｌ”レベル信
号は、例えば、マイクロプロセッサ内のメモリへ蓄積さ
れる。
【００２２】次にステートＳ3 期間において、読出し信
号Ｒが再び“Ｌ”レベルになると、ビットラインＢ３は
“Ｈ”レベル状態になる。
号Ｒが再び“Ｌ”レベルになると、ビットラインＢ３は
“Ｈ”レベル状態になる。
【００２３】（３）パワーダウンモード 次にパワーダウンモードにおけるＣＭＯＳ入出力回路１
０２の動作を図５を参照して説明する。
０２の動作を図５を参照して説明する。
【００２４】まずステートＳ1 期間において、書込み信
号Ｗ、読込み信号Ｒ、制御信号Ｃは全て“Ｌ”レベル状
態にあり且つビットラインＢ３の信号は“Ｈ”レベル状
態にあり、Ｉ／Ｏ ＰＯＲＴ １の信号は“Ｈ”又は
“Ｌ”レベル状態にあるものと仮定する。
号Ｗ、読込み信号Ｒ、制御信号Ｃは全て“Ｌ”レベル状
態にあり且つビットラインＢ３の信号は“Ｈ”レベル状
態にあり、Ｉ／Ｏ ＰＯＲＴ １の信号は“Ｈ”又は
“Ｌ”レベル状態にあるものと仮定する。
【００２５】次にステートＳ2 期間にパワーダウンモー
ドになると、例えば、マイクロプロセッサ又はマイクロ
コンピュータ内部のレジスタ（図示せず）から“Ｈ”レ
ベルの制御信号Ｃが出力制御回路２０４および入力制御
回路２０８に入力される。
ドになると、例えば、マイクロプロセッサ又はマイクロ
コンピュータ内部のレジスタ（図示せず）から“Ｈ”レ
ベルの制御信号Ｃが出力制御回路２０４および入力制御
回路２０８に入力される。
【００２６】これにより、ラッチ回路２００の出力信号
状態にかかわらず、出力制御回路２０４のＯＲ回路２１
２および２１４ ＮＯＲ回路はそれぞれ“Ｈ”および
“Ｌ”レベル信号を出力バッファ２０２のＰおよびＮ
ＭＯＳトランジスタのゲートに出力する。従って出力バ
ッファ２０２のＰおよびＮ ＭＯＳトランジスタは共に
非導通状態となるため、Ｉ／Ｏ ＰＯＲＴ １はフロー
ティング状態となる。一方入力制御回路２０８の出力信
号はＨレベルの制御信号Ｃにより、Ｉ／Ｏ ＰＯＲＴ
１の出力状態にかかわらず、強制的に“Ｌ”レベルにな
る。
状態にかかわらず、出力制御回路２０４のＯＲ回路２１
２および２１４ ＮＯＲ回路はそれぞれ“Ｈ”および
“Ｌ”レベル信号を出力バッファ２０２のＰおよびＮ
ＭＯＳトランジスタのゲートに出力する。従って出力バ
ッファ２０２のＰおよびＮ ＭＯＳトランジスタは共に
非導通状態となるため、Ｉ／Ｏ ＰＯＲＴ １はフロー
ティング状態となる。一方入力制御回路２０８の出力信
号はＨレベルの制御信号Ｃにより、Ｉ／Ｏ ＰＯＲＴ
１の出力状態にかかわらず、強制的に“Ｌ”レベルにな
る。
【００２７】本発明の実施例において、入力制御回路２
０８に図８に示される様にヒステリシス特性を持つＣＭ
ＯＳ ２ ＮＯＲ回路を使用すると、高雑音マージンが
得られるので、通常動作時のＩ／Ｏ ＰＯＲＴの電位レ
ベルの変動に対してより安定な特性が得られる。
０８に図８に示される様にヒステリシス特性を持つＣＭ
ＯＳ ２ ＮＯＲ回路を使用すると、高雑音マージンが
得られるので、通常動作時のＩ／Ｏ ＰＯＲＴの電位レ
ベルの変動に対してより安定な特性が得られる。
【００２８】又入力制御回路２０８にＣＭＯＳ ＯＲ回
路を使用してパワーダウン時“Ｈ”レベルに固定するこ
とも可能である。この場合入力バッファ２０６の入力部
はインバータ機能が不要となる。
路を使用してパワーダウン時“Ｈ”レベルに固定するこ
とも可能である。この場合入力バッファ２０６の入力部
はインバータ機能が不要となる。
【００２９】
【発明の効果】以上説明した様に本発明によるＣＭＯＳ
入出力回路は、出力バッファ回路をＣＭＯＳ構成にした
ことにより、低消費電力化が達成できる。
入出力回路は、出力バッファ回路をＣＭＯＳ構成にした
ことにより、低消費電力化が達成できる。
【００３０】さらに、入力制御回路をＣＭＯＳ構成にし
たことにより、パワーダウンモードにおいて負荷を構成
する直列接続された複数のＰＭＯＳトランジスタの一方
が必ず非導通状態に固定され、Ｉ／Ｏ ＰＯＲＴの電位
レベルが変動しても入力制御回路の電源端子と接地間が
導通することが防止されるので、低消費電力化が可能と
なる。
たことにより、パワーダウンモードにおいて負荷を構成
する直列接続された複数のＰＭＯＳトランジスタの一方
が必ず非導通状態に固定され、Ｉ／Ｏ ＰＯＲＴの電位
レベルが変動しても入力制御回路の電源端子と接地間が
導通することが防止されるので、低消費電力化が可能と
なる。
【図面の簡単な説明】
【図１】本発明によるＣＭＯＳ入出力回路の一実施例で
ある。
ある。
【図２】本発明による複数のＣＭＯＳ入出力回路のブロ
ック図である。
ック図である。
【図３】本発明によるＣＭＯＳ入出力回路のデータ出力
モードを示すタイミング図である。
モードを示すタイミング図である。
【図４】本発明によるＣＭＯＳ入出力回路のデータ入力
モードを示すタイミング図である。
モードを示すタイミング図である。
【図５】本発明によるＣＭＯＳ入出力回路のパワーダウ
ンモードを示すタイミング図である。
ンモードを示すタイミング図である。
【図６】図１に示される入力バッファ回路の一実施例を
示す図である。
示す図である。
【図７】図１に示される入力制御回路を示す図である。
【図８】図８はヒステリシス特性を有する入力制御回路
を示す図である。
を示す図である。
１０２，１０４，１０６，１０８ ＣＭＯＳ入出
力回路 ２００ 一時記憶回路 ２０２ 出力バッファ ２０４ 出力制御回路 ２０６ 入力バッファ ２０８ 入力制御回路
力回路 ２００ 一時記憶回路 ２０２ 出力バッファ ２０４ 出力制御回路 ２０６ 入力バッファ ２０８ 入力制御回路
Claims (2)
- 【請求項１】 データバスと入出力端子を有する半導体
装置において、 第１の制御電極を有するＰＭＯＳトランジスタおよび第
２の制御電極を有するＮＭＯＳトランジスタからなるＣ
ＭＯＳ出力バッファであって、 前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタ
間の共通ノードは前記入出力端子に接続し、 前記ＰＭＯＳトランジスタの第１の電極は第１の電源
に、第２の電極は前記共通ノードに接続し、 前記ＮＭＯＳトランジスタの第１の電極は第２の電源
に、第２の電極は前記共通ノードに接続する前記ＣＭＯ
Ｓ出力バッファと、 データバスに接続し、前記第１と第２の制御電極に制御
信号を与える出力制御手段であって、 第１の時に、前記第１の制御電極に“Ｈ”レベルの制御
信号、 前記第２の制御電極に“Ｌ”レベルの制御信号を与え、 第２の時に、前記第１および第２の制御電極に前記デー
タバスから与えられる信号に応答した制御信号を与える
前記出力制御手段と、 前記入出力端子に接続する入力手段であって、 前記第１の時に、前記入出力端子に外部より入力される
入力信号にかかわらず、所定レベルの信号を前記データ
バスに出力し、 前記第２の時に、前記入出力端子に外部より入力される
入力信号に応答した信号を出力する前記入力手段と、を
有することを特徴とする半導体装置。 - 【請求項２】前記入力手段は、ＣＭＯＳ構成の入出力制
御回路と入力バッファ回路からなることを特徴とする請
求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212315A JPH05233840A (ja) | 1991-08-23 | 1991-08-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212315A JPH05233840A (ja) | 1991-08-23 | 1991-08-23 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59108475A Division JPS60252979A (ja) | 1984-05-30 | 1984-05-30 | Ｃｍｏｓ入出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05233840A true JPH05233840A (ja) | 1993-09-10 |
Family
ID=16620517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3212315A Pending JPH05233840A (ja) | 1991-08-23 | 1991-08-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05233840A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60252979A (ja) * | 1984-05-30 | 1985-12-13 | Oki Electric Ind Co Ltd | Ｃｍｏｓ入出力回路 |
-
1991
- 1991-08-23 JP JP3212315A patent/JPH05233840A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60252979A (ja) * | 1984-05-30 | 1985-12-13 | Oki Electric Ind Co Ltd | Ｃｍｏｓ入出力回路 |
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