JPH052503A - 擬似障害設定方式 - Google Patents
擬似障害設定方式Info
- Publication number
- JPH052503A JPH052503A JP3152723A JP15272391A JPH052503A JP H052503 A JPH052503 A JP H052503A JP 3152723 A JP3152723 A JP 3152723A JP 15272391 A JP15272391 A JP 15272391A JP H052503 A JPH052503 A JP H052503A
- Authority
- JP
- Japan
- Prior art keywords
- pseudo
- instruction
- fault
- failure
- designated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】
【目的】計算機システムの障害処理を確認するため擬障
命令を設け、任意のタイミング、任意の場所に擬似障害
を発生させ、自動評価を可能とする。 【構成】１．擬障命令により指定された装置に対し専用
信号線を介し擬障指示を行なう。擬障指示を受けた装置
では、その情報により指定された場所に擬障を発生させ
る機能をもつ。 ２．擬障命令により指定された装置に対しプロセッサ間
通信を介し擬障指示を行なう。擬障指示を受けた装置は
擬障発生マイクロプログラムを起動しそれにより擬障を
発生させる。 ３．擬障命令により指定された装置に対しシフトパスを
使ってデータを破壊させ擬障を発生させる。
命令を設け、任意のタイミング、任意の場所に擬似障害
を発生させ、自動評価を可能とする。 【構成】１．擬障命令により指定された装置に対し専用
信号線を介し擬障指示を行なう。擬障指示を受けた装置
では、その情報により指定された場所に擬障を発生させ
る機能をもつ。 ２．擬障命令により指定された装置に対しプロセッサ間
通信を介し擬障指示を行なう。擬障指示を受けた装置は
擬障発生マイクロプログラムを起動しそれにより擬障を
発生させる。 ３．擬障命令により指定された装置に対しシフトパスを
使ってデータを破壊させ擬障を発生させる。
Description
【０００１】
【産業上の利用分野】本発明は、計算機システムの障害
処理機能の確認を行なうための擬似障害発生方式に関す
る。
処理機能の確認を行なうための擬似障害発生方式に関す
る。
【０００２】
【従来の技術】従来より、計算機システムにとって障害
の発生は避け難いものであり、従って障害が発生した場
合システムの運転に与える影響をできるだけ少なくする
とともに、速かに障害の復旧を図ることが重要であっ
た。そのために、計算機システムには障害発生箇所、障
害発生タイミング等に応じた障害処理のための機能を持
っている。
の発生は避け難いものであり、従って障害が発生した場
合システムの運転に与える影響をできるだけ少なくする
とともに、速かに障害の復旧を図ることが重要であっ
た。そのために、計算機システムには障害発生箇所、障
害発生タイミング等に応じた障害処理のための機能を持
っている。
【０００３】ここで、前記障害処理機能の正当性を確認
する方法としては例えばＬＳＩチップの入力端子を強制
的に０クランプ又は１クランプにしたり、ケーブル線を
引き抜いてみる等人手により障害状態を発生させること
で行なっていた。
する方法としては例えばＬＳＩチップの入力端子を強制
的に０クランプ又は１クランプにしたり、ケーブル線を
引き抜いてみる等人手により障害状態を発生させること
で行なっていた。
【０００４】
【発明が解決しようとする課題】この従来の擬障発生方
式では、人手により行なっているため、評価の自動化と
いう点で好ましくなく、また、意図するタイミングで障
害を発生させることが困難であった。その上障害を発生
させる場所についても限定的となり、近年のＬＳＩ高集
積化に伴ないＬＳＩの内部に擬障を発生させることはさ
らに困難となってきた。
式では、人手により行なっているため、評価の自動化と
いう点で好ましくなく、また、意図するタイミングで障
害を発生させることが困難であった。その上障害を発生
させる場所についても限定的となり、近年のＬＳＩ高集
積化に伴ないＬＳＩの内部に擬障を発生させることはさ
らに困難となってきた。
【０００５】
【課題を解決するための手段】本発明の擬似障害発生方
式は、擬障を発生させるための擬障命令を定義し１．擬
障命令によりＤＧＰより指定装置に対する擬障指示を通
知する専用信号線を備え、それにより擬障指示を受けた
装置は擬障を発生させる機能を備えている。
式は、擬障を発生させるための擬障命令を定義し１．擬
障命令によりＤＧＰより指定装置に対する擬障指示を通
知する専用信号線を備え、それにより擬障指示を受けた
装置は擬障を発生させる機能を備えている。
【０００６】２．擬障命令によりＤＧＰより指定装置に
対し、プロセッサ間通信により擬障を指示し、指示され
た装置は擬障発生用のマイクロプログラムを具備し、そ
れを起動することで擬障を発生させる機能を備えてい
る。
対し、プロセッサ間通信により擬障を指示し、指示され
た装置は擬障発生用のマイクロプログラムを具備し、そ
れを起動することで擬障を発生させる機能を備えてい
る。
【０００７】３．擬障命令によりＤＧＰは指定装置のク
ロックを止め、シフトパスにより指定されたレジスタの
保持値を破壊させる機能を備えそれにより障害を発生さ
せることができる。
ロックを止め、シフトパスにより指定されたレジスタの
保持値を破壊させる機能を備えそれにより障害を発生さ
せることができる。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００９】図１，図２，図３は本発明の擬似障害発生
方式１，２，３の一実施例である。
方式１，２，３の一実施例である。
【００１０】１．図１を用いて説明する。
【００１１】擬障命令の代行処理は、診断プロセッサで
あるＤＧＰ“１”内にある擬障命令処理部“１−１”で
行なわれる。ここから、擬障命令で指定された装置本例
の場合はＣＰＵ“２”対し、専用の信号線“３”を介し
て擬障発生指示及び擬障発生場所等の情報が送られる。
あるＤＧＰ“１”内にある擬障命令処理部“１−１”で
行なわれる。ここから、擬障命令で指定された装置本例
の場合はＣＰＵ“２”対し、専用の信号線“３”を介し
て擬障発生指示及び擬障発生場所等の情報が送られる。
【００１２】ＣＰＵ“２”内の擬障発生制御部“２−
１”では擬障発生指示レジスタ“２−１−１”に前記情
報を取り入れる。そして擬障発生場所デコーダ“２−１
−２”によりどの場所に対して擬障を発生させるかが解
読され、ＡＮＤゲート“２−１−３”によりＶビットで
有効となり、論理回路“２−２”に対して擬障発生が指
示される。論理回路“２−２”内には擬障指示ＦＦ“２
−２−１”があり、このＦＦがセットされると論理回路
“２−２”のその他のパリティチェック等のチェック回
路からの信号と、オアゲート“２−２−２”でオアさ
れ、エラーインジーケータフラグ（ＥＩＦ）“２−２−
３”がセットされ、あたかも前記チェック回路で障害が
検出された様に障害処理に対して通知される。
１”では擬障発生指示レジスタ“２−１−１”に前記情
報を取り入れる。そして擬障発生場所デコーダ“２−１
−２”によりどの場所に対して擬障を発生させるかが解
読され、ＡＮＤゲート“２−１−３”によりＶビットで
有効となり、論理回路“２−２”に対して擬障発生が指
示される。論理回路“２−２”内には擬障指示ＦＦ“２
−２−１”があり、このＦＦがセットされると論理回路
“２−２”のその他のパリティチェック等のチェック回
路からの信号と、オアゲート“２−２−２”でオアさ
れ、エラーインジーケータフラグ（ＥＩＦ）“２−２−
３”がセットされ、あたかも前記チェック回路で障害が
検出された様に障害処理に対して通知される。
【００１３】２．図２を用いて説明する。
【００１４】擬障命令の処理はＤＧＰ“１”の擬障命令
処理部“１−１”より、プロセッサ間通信制御部“１−
２”を通して擬障命令により指定されたプロセッサ、本
例の場合ＣＰＵに対してプロセッサ間通信線“３”を介
して擬障指示情報等が通知される。ＣＰＵ“２”側のプ
ロセッサ間通信制御部“２−２”はプロセッサ間通信に
より擬障指示を受け取ると、マイクロプログラム制御部
“２−１”に対し、擬障発生用のマイクロプログラムを
起動を行なう。擬障発生用のマイクロプログラムは論理
回路“２−３”内のＥＩＦ“２−３−１”の点灯指示を
行ない、それによりあたかも論理回路“２−３”内で障
害が発生した様に障害処理に対し、障害を通知する。
処理部“１−１”より、プロセッサ間通信制御部“１−
２”を通して擬障命令により指定されたプロセッサ、本
例の場合ＣＰＵに対してプロセッサ間通信線“３”を介
して擬障指示情報等が通知される。ＣＰＵ“２”側のプ
ロセッサ間通信制御部“２−２”はプロセッサ間通信に
より擬障指示を受け取ると、マイクロプログラム制御部
“２−１”に対し、擬障発生用のマイクロプログラムを
起動を行なう。擬障発生用のマイクロプログラムは論理
回路“２−３”内のＥＩＦ“２−３−１”の点灯指示を
行ない、それによりあたかも論理回路“２−３”内で障
害が発生した様に障害処理に対し、障害を通知する。
【００１５】３．図３を用いて説明する。
【００１６】擬障命令の処理はＤＧＰ“１”の擬障命令
処理部“１−１”で処理されるが、その際、先ず擬障命
令により指定された装置、本例の場合ＣＰＵ“２”のシ
フトパスが有効となる様、クロック制御部“１−２”よ
りの指示でＣＰＵ“２”の通常クロック停止を行なう。
その後シフトパス制御部“１−３”により、ＣＰＵ
“２”の指定されたレジスタの１ビットの値を反転させ
る。（シフトパス制御については後述。）つまり、本例
の場合論理回路“２−１”内のレジスタ“２−１−２”
の１ビットを反転させることになる。その結果、レジス
タ“２−１−２”にはパリティエラーとなるデータが入
っていることになるので、その後クロックを動かすこと
でＥＩＦ“２−１−３”が点灯し、あたかもレジスタ
“２−１−２”が障害を起こした様に障害処理に通知さ
れる。
処理部“１−１”で処理されるが、その際、先ず擬障命
令により指定された装置、本例の場合ＣＰＵ“２”のシ
フトパスが有効となる様、クロック制御部“１−２”よ
りの指示でＣＰＵ“２”の通常クロック停止を行なう。
その後シフトパス制御部“１−３”により、ＣＰＵ
“２”の指定されたレジスタの１ビットの値を反転させ
る。（シフトパス制御については後述。）つまり、本例
の場合論理回路“２−１”内のレジスタ“２−１−２”
の１ビットを反転させることになる。その結果、レジス
タ“２−１−２”にはパリティエラーとなるデータが入
っていることになるので、その後クロックを動かすこと
でＥＩＦ“２−１−３”が点灯し、あたかもレジスタ
“２−１−２”が障害を起こした様に障害処理に通知さ
れる。
【００１７】シフトパス制御について図４を用いて説明
する。
する。
【００１８】シフトパスとは、図４の様にＦ／Ｆ０から
Ｆ／Ｆｎ−１までのｎビットのレジスタをシリアルに接
続したものである。そして、シフトクロックを１クロッ
ク入れる毎に１ビット値がシフトされる。一番端のＦ／
Ｆ０にはシフトパス制御部からのシフトインデータの値
が入り、もう一端のＦ／Ｆｎ−１の値はシフトパス制御
部へ入力される。ここで、いまＦ／Ｆ２の値を１ビット
反転させることを考える。この時、Ｆ／Ｆｎ−１の値を
そのままＦ／Ｆ０の入力としてシフトしていき、Ｆ／Ｆ
２の値、つまりＳ2 の値がＦ／Ｆｎ−１からＦ／Ｆ０へ
入力される時Ｓ2 から？Ｓ2 へ反転を行なう。その結
果、シフトクロックをｎ回入れた後にはＦ／Ｆ２の値の
みが反転した状態となる。
Ｆ／Ｆｎ−１までのｎビットのレジスタをシリアルに接
続したものである。そして、シフトクロックを１クロッ
ク入れる毎に１ビット値がシフトされる。一番端のＦ／
Ｆ０にはシフトパス制御部からのシフトインデータの値
が入り、もう一端のＦ／Ｆｎ−１の値はシフトパス制御
部へ入力される。ここで、いまＦ／Ｆ２の値を１ビット
反転させることを考える。この時、Ｆ／Ｆｎ−１の値を
そのままＦ／Ｆ０の入力としてシフトしていき、Ｆ／Ｆ
２の値、つまりＳ2 の値がＦ／Ｆｎ−１からＦ／Ｆ０へ
入力される時Ｓ2 から？Ｓ2 へ反転を行なう。その結
果、シフトクロックをｎ回入れた後にはＦ／Ｆ２の値の
みが反転した状態となる。
【００１９】
【発明の効果】以上説明したように本発明は障害処理機
能確認のための擬似障害を擬障命令によって任意のタイ
ミングで任意の場所に発生できるため、障害処理のさま
ざまな条件での確認を自動で行なえるという利点があ
る。
能確認のための擬似障害を擬障命令によって任意のタイ
ミングで任意の場所に発生できるため、障害処理のさま
ざまな条件での確認を自動で行なえるという利点があ
る。
【図面の簡単な説明】
【図１】本発明１の一実施例
【図２】本発明２の一実施例
【図３】本発明３の一実施例
【図４】シフトパスの説明
【図１】
１ 診断プロセッサ（ＤＧＰ）
１−１ 擬障命令処理部
２ 中央処理装置（ＣＰＵ）
２−１ 擬障発生制御部
２−１−１ 擬障発生指示レジスタ
２−１−２ 擬障発生場所デコーダ
２−１−３ ＡＮＤゲート
２−２ 論理回路
２−２−１ 擬障指示ＦＦ
２−２−２ ＯＲゲート
２−２−３ エラーインジケータフラグ（ＥＩＦ）
３ 擬障指示専用信号線
【図２】
１ ＤＧＰ
１−１ 擬障命令処理部
１−２ プロセッサ間通信制御部
２ ＣＰＵ
２−１ マイクロプログラム制御部
２−２ プロセッサ間通信制御部
２−３ 論理回路
２−３−１ ＥＩＦ
３ プロセッサ間通信線
【図３】
１ ＤＧＰ
１−１ 擬障命令処理部
１−２ クロック制御部
１−３ シフトパス制御部
２ ＣＰＵ
２−１ 論理回路
２−１−１ レジスタ
２−１−２ パリティ・チェック回路
２−１−３ ＥＩＦ
３ クロック停止指示
４ シフトパス
Claims (3)
- 【請求項１】 障害処理機能を有する計算機システムに
おいて、障害処理機能の正当性を確認するために擬似的
に障害を発生させるソフトウェア命令を有し、擬似障害
発生命令（以下、擬障命令）により擬障命令を代行処理
する診断処理装置（以下、ＤＧＰ）が擬障命令により指
定された装置に対して擬障命令により指定された場所を
指示する情報と擬障発生指示を通知する専用信号線を有
し、前記専用信号線を介して擬障発生指示を受けた装置
は、指定された擬障発生場所に対し擬障を発生させる機
能を有することを特徴とする擬似障害発生方式。 - 【請求項２】 請求項１記載の擬似障害発生方式におい
て、前記擬障命令によりＤＧＰは擬障命令により指定さ
れた装置に対してプロセッサ間通信により擬障発生場所
及び擬障発生指示を通知し前記プロセッサ間通信を受信
した装置は擬障発生のためのマイクロプログラムにより
擬障を発生させることを特徴とする擬似障害発生方式。 - 【請求項３】 請求項１記載の擬似障害発生方式におい
て、前記擬障命令により、ＤＧＰは擬障命令により指定
された装置に対してクロックの停止を行ない、その後指
定された装置のレジスタをシリアルに接続したシフトパ
スを用いて前記擬障命令により指定された擬障発生場所
のレジスタの内容を任意に破壊させる機能を有しそれに
より擬障を発生させることを特徴とする擬似障害発生方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3152723A JPH052503A (ja) | 1991-06-25 | 1991-06-25 | 擬似障害設定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3152723A JPH052503A (ja) | 1991-06-25 | 1991-06-25 | 擬似障害設定方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH052503A true JPH052503A (ja) | 1993-01-08 |
Family
ID=15546747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3152723A Pending JPH052503A (ja) | 1991-06-25 | 1991-06-25 | 擬似障害設定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH052503A (ja) |
-
1991
- 1991-06-25 JP JP3152723A patent/JPH052503A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6708284B2 (en) | Method and apparatus for improving reliability in microprocessors | |
| US5640508A (en) | Fault detecting apparatus for a microprocessor system | |
| JPH052654A (ja) | マイクロコンピユータの故障検知方法および回路 | |
| JP2015018414A (ja) | マイクロコンピュータ | |
| WO2001025924A1 (en) | Mechanism to improve fault isolation and diagnosis in computers | |
| JP6588068B2 (ja) | マイクロコンピュータ | |
| JP3169930B2 (ja) | テストパタン自動生成装置及びテストパタン自動生成方法 | |
| JPS63193237A (ja) | 半導体集積回路装置 | |
| JP2005122337A (ja) | バスシステム、ホストブリッジ、バスシステムのオンライン再立ち上げ方法及びプログラム | |
| JPH01231134A (ja) | 情報処理装置の擬似障害発生方式 | |
| JPS5916303B2 (ja) | デ−タ処理装置 | |
| JP2638319B2 (ja) | 入出力インタフェース試験装置 | |
| JP3110177B2 (ja) | ２重化計算機システム | |
| JP2979918B2 (ja) | 割り込み検出回路 | |
| JPS58199499A (ja) | デ−タ処理装置 | |
| JPH04109340A (ja) | 擬似障害発生回路 | |
| JPH03209523A (ja) | 命令データエラー検出方式 | |
| JPS6224337A (ja) | 信号トレ−ス装置 | |
| JPS6111855A (ja) | デ−タ処理装置の機能診断方式 | |
| JPS594050B2 (ja) | 情報処理システム | |
| JPH05143378A (ja) | 情報処理装置 | |
| JPH05120061A (ja) | コンピユータの試験方式 | |
| JPH02183346A (ja) | 擬障発生方式 | |
| JPS5990151A (ja) | 擬似故障試験方式 | |
| JPH03262047A (ja) | 擬障発生方式 |