JPH05250463A - 画像処理システムの画像メモリ制御方法 - Google Patents

Abstract

(57)【要約】 【目的】 入出力画像メモリの画素データの読み書きを
高速化して画像処理のより一層の高速化を可能にするこ
とのできる新規の画像処理システムの画像メモリ制御方
法を提供することを目的とする。 【構成】 画像処理ユニット部１４３はその複数ユニッ
トの各々が１画素に対応され動作がパイプライン化され
て入力画素データを並列処理する。入出力画像メモリ１
４２，１４４が画像処理の前後の画像データをそれぞれ
格納する。複数に分割した各区分の画素データを入力画
像メモリの第１から最終ラインまで同時に読み出して画
像処理ユニット部に入力するためのアドレスを発生す
る。処理後の画素データを各区分毎に出力画像メモリの
対応する画素位置に同時に書き込むためのアドレスを発
生する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル画像処理を超
高速で行うため、各々が１画素に対して割り当てられる
とともにその動作がパイプライン化されている複数の画
像処理ユニットを備える画像処理システムにおいて、画
像処理ユニットによる処理前後の画像データを格納する
画像メモリを制御する画像メモリ制御方法に関するもの
である。

【０００２】

【従来の技術】この種の画像処理システムは一般に図５
に示すように構成されている。同図において、１はマン
マシーンインターフェースであり、マイクロコンピュー
タ（ＣＰＵ）１１とこれに接続されたキーボード１２及
びプリンタ１３からなる。２は画像入出力装置であり、
入出力インターフェース２１とこれに接続されたカメラ
２２及びＣＲＴ２３からなる。３は外部記憶装置であ
り、インターフェース３１とこれに接続されたフロッピ
ディスクドライバ３２及びハードディスクドライバ３３
からなる。４は画像処理部である。マンマシーンインタ
ーフェース１、画像入出力装置２、外部記憶装置３及び
画像処理部４はバス５によって相互接続ている。

【０００３】画像処理部４は概略図６に示すように、コ
ントロールユニット４１、入力画像メモリ４２、画像処
理ユニット部４３及び出力画像メモリ４４から構成され
ている。コントロールユニット４１は、処理すべき画像
データが格納された入力画像メモリ４２から画像データ
を読み出すアドレスを指定し、読み出した画像データの
画像処理ユニット４３における処理内容を指示し、かつ
処理した後の画像データを出力画像メモリ４４に書き込
むアドレスを指定するなどの制御を行う。

【０００４】入力画像メモリ４２及び出力画像メモリ４
４は同一の構成で、図７に示すようなＮ×Ｍの画素の各
々のデータがワード単位で記憶されるようになってい
る。画像処理ユニット部４３は図８に示すように画像メ
モリの１ライン分の画素数に相当するＮ個の画像処理ユ
ニット４３₁ 〜４３_N が並べて構成され、各ユニットは
図９に示すように処理部４３ａ、これに付属した例えば
６４ワード分の画素データを記憶できるメモリ４３ｂな
どから構成されている。

【０００５】以上の構成により、コントロールユニット
４１は入力画像メモリ４２の第１ラインの先頭画素から
順にアドレスを指定して１ライン分の画素データを画像
処理ユニット部４３に読み込ませ、このことによって画
像処理ユニット部４３の画像処理ユニット４３₁ 〜４３
_N に画素データＧ₁₁〜Ｇ_1Nをそれぞれ割り当てる。この
割り当てられた画素データＧ₁₁〜Ｇ_1Nは各画素処理ユニ
ットの処理部４３ａに付属したメモリ４３ｂに格納され
る。コントロールユニット４１は第２ラインについて同
様にアドレスを指定し、第２ラインの画素データを１ラ
イン分画像処理ユニット部４３に読み込ませ、このこと
によって画像処理ユニット部４３の画像処理ユニット４
３₁ 〜４３_N に画素データＧ₂₁〜Ｇ_2Nをそれぞれ割り当
てる。この割り当てられた画素データＧ₂₁〜Ｇ_2Nも各画
素処理ユニットの処理部４３ａに付属したメモリ４３ｂ
に格納される。

【０００６】以下、第３ライン以降の画素データも画像
処理ユニット部４３に読み込まれるが、例えば濃淡画像
の強調処理をラプラシアンによる鮮鋭化によって行う場
合には処理単位が３×３画素であるので、第３ラインが
画像処理ユニット部４３に読み込まれたところで、第２
ライン目の画素データについての画像処理が行われるよ
うになる。なお、第１ライン目の画素データから画像処
理を行うようにするために、第１ラインの前に１又は０
のダミー画素データを読み込ませて、第２の画素データ
が読み込まれた時点で第１ラインの画素データの処理を
行うようにしてもよい。

【０００７】このように第１ラインの画素データの処理
が終わったら、コントロールユニット４１は出力画像メ
モリ４４の第１ラインの先頭画素位置から順にアドレス
を指定して各画像処理ユニットの画素データを出力画像
メモリ４４の対応する画素位置に書き込ませる。以後第
２ライン以降のラインについて同様のことを行って、入
力画像メモリ４２の画素データを処理し終わった画素デ
ータのすべてを出力画像メモリ４４に書き込むことがで
きる。

【０００８】上述の画像処理システムでは、１ライン単
位で画像処理が可能であるので非常に高速の画像処理が
可能になっている。

【０００９】

【発明が解決しようとする課題】しかし、上述のシステ
ムの画像メモリ制御方法では、画像メモリの画素データ
を１ライン分順番にアドレスを指定して読み書きするよ
うに画像メモリを制御するようになっているため、１ラ
インの画素データが入力された時点で１ライン分の画像
処理を画像処理ユニット部４３は、１画素当たりの読み
書き時間をｔとするとｔに１ラインの画素数Ｎを乗じた
時間の間画像処理を開始を待たなければならなかった。

【００１０】このため、高速画像処理を可能にするため
各々が非常に高価である１ラインの画素数に対応する数
の画像処理ユニット４３₁ 〜４３_N を有する画像処理ユ
ニット部の構成が十分に生かしきれていなかった。

【００１１】よって本発明は、上述した従来の問題点に
鑑み、入出力画像メモリの画素データの読み書きを高速
化して画像処理のより一層の高速化を可能にすることの
できる新規の画像処理システムの画像メモリ制御方法を
提供することを課題としている。

【００１２】

【課題を解決するための手段】上記課題を解決するため
本発明により成された画像処理システムの画像メモリ制
御方法は、図１に示すように、各々が１画素に対して割
り当てられるとともにその動作がパイプライン化されて
入力された画素データを並列処理する複数の画像処理ユ
ニットを有する画素処理ユニット部１４３と、該画像処
理ユニット部１４３による処理の前後の画像データをそ
れぞれ格納する入力画像メモリ１４２及び出力画像メモ
リ１４４とを備える画像処理システムにおいて、各ライ
ンを複数に分割した各区分の画素データを前記入力画像
メモリ１４２の第１ラインから最終ラインまで同時に読
み出して前記画像処理ユニット部１４３に入力するため
のアドレスを発生し、その後、前記画像処理ユニット部
１４３により並列処理されて出力される画素データを前
記各区分毎に前記出力画像メモリ１４４の対応する画素
位置に同時に書き込むためのアドレスを発生することを
特徴としている。

【００１３】

【作用】上記構成において、各ラインを複数に分割した
各区分の画素データを前記入力画像メモリ１４２の第１
ラインから最終ラインまで同時に読み出して前記画像処
理ユニット部１４３に入力するためのアドレスを発生
し、その後、前記画像処理ユニット部１４３により並列
処理されて出力される画素データを前記各区分毎に前記
出力画像メモリ１４４の対応する画素位置に同時に書き
込むためのアドレスを発生するようにしているので、入
出力画像メモリの画素データの読み書き時間がラインの
分割数分の１に短縮され、画像処理ユニット部１４３の
１ラインの並列処理と相待って画像処理を大幅に高速化
することができる。

【００１４】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２は本発明による画像メモリ制御方法によって
制御される画像処理システムの画像処理部のブロック図
であり、同図において、１４１はコントロールユニッ
ト、１４２ａ〜１４２ｄは入力画像メモリ又は出力画像
メモリとして選択的に使用されるフレームメモリ０〜フ
レームメモリ３であり、各々はｎ個のフレームメモリ１
４２ａ₁ 〜１４２ａ_n、１４２ｂ₁ 〜１４２ｂ_n 、１４
２ｃ₁ 〜１４２ｃ_n 、１４２ｄ₁ 〜１４２ｄ_nからなっ
ている。１４３₁ 〜１４３_n は縦続接続されたｎ個の画
像処理ユニット部、１４４は画像処理ユニット部１４３
における画像処理命令を格納する処理命令メモリであ
る。

【００１５】コントロールユニット１４１は、図示しな
いマンマシンインターフェースなどとの間で各種のデー
タを図示しないバス、バスインターフェース１４５或い
はバッファ１４６ａを介して授受し、入力した設定デー
タに基づいて、図示しないカメラによって撮像して得た
画像データ又は図示しない外部記憶装置に記憶している
処理すべき画像データをバッファ１４６ｂを介して入力
し、これを所定のフレームメモリ１４２ａ〜１４２ｄに
格納する制御を行うと共に、画像処理ユニット部１４３
における画像処理の内容に応じた処理命令をバッファ１
４６ａを介して入力し、これを処理命令メモリ１４４に
格納する制御を行う。

【００１６】また、コントロールユニット１４１は、処
理すべき画像データが格納されたフレームメモリ１４２
ａ〜１４２ｄの任意のものを入力画像メモリとし、この
メモリから画素データを読み出すためのアドレスを発生
する。読み出した画素データは画像処理ユニット部１４
３において処理されるが、この処理に当たって処理命令
メモリ１４４から処理命令を読み出すためのアドレスを
発生し、この読み出した処理命令によって画像処理ユニ
ット部１４３₁ 〜１４３_n に画像処理を行わせる。そし
て、画像処理ユニット部１４３₁ 〜１４３_n が処理後に
出力する画素データを出力画像メモリとしてのフレーム
メモリ１４２ａ〜１４２ｄに書き込むためのアドレスを
発生する。

【００１７】そして、１画像分の画像データの処理が終
了すると、出力画像メモリとしてのフレームメモリから
順次画素データを読み出し、これをバッファ１４６ｂ、
図示しないバスを介して図示しない外部記憶装置や画像
入出力装置に送出する制御を行う。

【００１８】上記フレームメモリ０〜フレームメモリ３
の各々がＮ×Ｍ、例えば５１２×５１２画素の画像デー
タを格納することができるように構成され、上記画像処
理ユニット部１４３₁ 〜１４３_n 各々はフレームメモリ
の１ライン分の画素数のｎ分の１、例えば４分の１の１
２８個の画像処理ユニットにより構成される場合には、
画像処理ユニット部は４個でよい。

【００１９】画像処理ユニット部が４個の場合、コント
ロールユニット１４１は具体的には図３に示すように構
成され、バッファ１４１ａを介して図２のバスインター
フェース１４５との間で設定データの授受を行い、受け
取った画像処理に必要な各種の設定データを格納するレ
ジスタ群１４１ｂとこのレジスタ群１４１ｂ内の各レジ
スタを制御するレジスタ制御部１４１ｃとを有する。レ
ジスタ群１４１ｂに格納された各種の設定データは、入
力フレームメモリアドレスカウンタ１４１ｄ₁〜１４１
ｄ₄ 、出力フレームメモリカウンタ１４１ｅ₁ 〜１４１
ｅ₄ 、フレームメモリ制御部１４１ｆ、命令メモリアド
レスカウンタ及び制御部１４１ｇ並びに画像処理ユニッ
ト部タイミング制御部１４１ｈにおいて利用される。

【００２０】入力フレームメモリアドレスカウンタ１４
１ｄ₁ 〜１４１ｄ₄ の各々は入力画像メモリとして使用
されるフレームメモリ１４２ａ₁ 〜１４２ｄ₄ のアドレ
スを、出力フレームメモリアドレスカウンタ１４１ｅは
出力画像メモリとして使用されるフレームメモリ１４２
ａ₁ 〜１４２ｄ₄ のアドレスをそれぞれ発生し、これを
フレームメモリアドレスセレクタ１４１ｉ₁ 〜１４１ｉ
₄ に送出する。フレームメモリ制御部１４１ｆはフレー
ムメモリアドレスセレクタ１４１ｉ₁ 〜１４１ｉ₄ に入
力された入力フレームメモリアドレスカウンタ１４１ｄ
₁ 〜１４１ｄ₄、出力フレームメモリアドレスカウンタ
１４１ｅ₁ 〜１４１ｅ₄ からのアドレスをどのフレーム
メモリ１４２ａ₁ 〜１４２ｄ₄ に使用して、書き込み、
読み出しのいずれを行うかを制御する。

【００２１】命令メモリアドレスカウンタ及び制御部１
４１ｇは処理命令メモリ１４４のアドレスを発生してデ
ータの書き込み、読み出しを制御する。画像処理ユニッ
ト部タイミング制御部１４１ｈは画像処理ユニット部１
４３の動作に必要なタイミング信号などを発生する。な
お、１４１ｊは各フレームメモリに対するデータの入出
力を制御するメモリ入出力制御部である。

【００２２】上述のように、フレームメモリの１ライン
の画素数５１２の１／４の数（＝１２８）の画像処理ユ
ニットからなる画像処理ユニット部１４３₁ 〜１４３₄
により入力画像メモリとして使用される各々が４つのフ
レームメモリには同一の画像データが格納され、これら
のフレームメモリ内の１画面分の画像データを処理する
ため、コントロールユニット１４１内の入力フレームメ
モリアドレスカウンタ１４１ｄ₁ 〜１４１ｄ₄ は、１ラ
インを１２８個づつに４分割した各区分の画素データを
第１ラインから第５１２ラインまでを順番に同時に読み
出すための４種類のアドレスを発生する。すなわち、こ
の４種類のアドレスによって各フレームメモリから異な
る区分の第１ラインから第５１２ラインまでの画素デー
タを同時に読み出す。

【００２３】上記入力フレームメモリアドレスカウンタ
１４１ｄ₁ 〜１４１ｄ₄ と出力フレームメモリアドレス
カウンタ１４１ｅ₁ 〜１４１ｅ₄ は概略同一の構成を有
し、入力フレームメモリアドレスカウンタ１４１ｄ₁ に
ついて示すと、図４に示すようになっている。同図にお
いて、１４１ｄ１は動作開始時に５１２／４に相当する
画素数、すなわち１２８がセットされる画素カウンタ、
１４１ｄ２はフレームメモリのライン数、すなわち５１
２がセットされるラインカウンタ、１４１ｄ３はアドレ
ス生成部である。

【００２４】上記画素カウンタ１４１ｄ１及びラインカ
ウンタ１４１ｄ２にセットされる設定データとしては、
画像処理の内容に応じてレジスタ群１４１ｂに予め格納
されたものを取り出して利用され、アドレス生成部１４
１ｄ３はこれらのカウンタの内容とレジスタ群１４１ｂ
からの設定データとによってフレームメモリに対する画
素データの読み出し、書き込みを行うためのアドレスを
生成する。

【００２５】画素カウンタ１４１ｄ１、ラインカウンタ
１４１ｄ２、アドレス生成部１４１ｄ３は、互いに同期
したクロックによって動作し、入力フレームメモリアド
レスカウンタ１４１ｄ₁ はフレームメモリの１〜１２
８、１４１ｄ₂ は１２９〜２５６、１４１ｄ₃ は２５７
〜３８４、１４１ｄ₄ は３８５〜５１２番目の画素デー
タが格納されているアドレスを第１ラインから第５１２
ラインまで発生し、これによって４つのフレームメモリ
の各々の異なる区分の画素データを同時に読み出す。

【００２６】上述のようにアドレス生成部１４１ｄ３が
生成するアドレスによってフレームメモリから読み出さ
れた画素データは画像処理ユニット部１４３₁ 〜１４３
₄ に順次送られ、画像処理ユニット部１４３₁ 〜１４３
₄ に１２８×処理画素単位のデータが送られた後、画像
処理ユニット部１４３₁ 〜１４３₄ が隣接する画像処理
ユニット部間で必要とする境界上の画素データを相互に
授受しあって画像処理が行われ、その処理結果が各画像
処理ユニット部単位で順次出力されてフレームメモリに
順次書き込まれる。この書き込みの際に使用するアドレ
スを発生する出力フレームメモリアドレスカウンタ１４
１ｅ₁ 〜１４１ｅ₄ については後述する。そして、画像
処理ユニット部１４３₁ 〜１４３₄ はその後１ラインの
１／４分の画素データを受け取る毎にその処理の結果得
られる画素データを出力する。

【００２７】一方、出力フレームメモリアドレスカウン
タ１４１ｅ₁ 〜１４１ｅ₄ も入力フレームメモリアドレ
スカウンタ１４１ｄ₁ 〜１４１ｄ₄ と同様の構成を有
し、画素カウンタ、ラインカウンタ及びアドレス生成部
の動作も同じである。

【００２８】上述した実施例では、入力フレームメモリ
アドレスカウンタ１４１ｄ₁ 〜１４１ｄ₄ と出力フレー
ムメモリアドレスカウンタ１４１ｅ₁ 〜１４１ｅ₄ が、
同じ画像データを格納している４つのフレームメモリか
らなる入力画像メモリの対応するものの異なる区分から
１ライン分の画素数のｎ分の１、例えば４分の１の１２
８個の画素データを同時に読み出し、４つのフレームメ
モリからなる出力画像メモリの対応するものに書き込み
するためのアドレスを繰り返し発生しているので、画像
処理ユニット部１４３₁ 〜１４３₄ は１ラインを１番か
ら５１２番目の画素データを順番に読み書きする場合に
要する時間の１／４の時間で１画像の画像処理を行うこ
とができる。なお、４つのフレームメモリに分割して格
納された処理後の画素データは、その後合成することに
よって１つのフレームメモリに格納することができる。

【００２９】

【発明の効果】以上説明したように本発明によれば、画
素処理ユニット部は入力画像メモリから複数に分けた各
区分を同時に読み出して処理し、処理後の画素データを
出力画像メモリに複数に分けた各区分を同時に書き込ん
で処理することができるので、画像処理時間が区分の数
分の１に短縮され、画像処理のより一層の高速化を図る
ことができる。

【図面の簡単な説明】

【図１】本発明による画像メモリ制御方法が適用される
画像処理システムの概略構成を示す図である。

【図２】本発明による画像メモリ制御方法によって制御
される画像処理システムの画像処理部のブロック図であ
る。

【図３】図２中のコントロールユニットの構成例を示す
ブロック図である。

【図４】図３中の入力フレームメモリアドレスカウンタ
の具体的例を示すブロック図である。

【図５】画像処理システムの一般構成例を示す図であ
る。

【図６】図５中の画像処理部の概略を示す図である。

【図７】図６中の画像メモリの構成を示す図である。

【図８】図６中の画像処理ユニット部の構成を示す図で
ある。

【図９】図８中の各画像処理ユニットの構成を示す図で
ある。

【符号の説明】

１４２ 入力画像メモリ １４３ 画像処理ユニット部 １４４ 出力画像メモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩城 和彦 静岡県裾野市御宿1500 矢崎総業株式会社 内 (72)発明者 記録 真史 静岡県裾野市御宿1500 矢崎総業株式会社 内 (72)発明者 今井 正治 愛知県豊橋市三ノ輪町３丁目89−２ サー ラシティ東向山603

Claims (1)

【特許請求の範囲】
1. 【請求項１】 各々が１画素に対して割り当てられると
   ともにその動作がパイプライン化されて入力された画素
   データを並列処理する複数の画像処理ユニットを有する
   画像処理ユニット部と、該画像処理ユニット部による処
   理の前後の画像データをそれぞれ格納する入力画像メモ
   リ及び出力画像メモリとを備える画像処理システムにお
   いて、 各ラインを複数に分割した各区分の画素データを前記入
   力画像メモリの第１ラインから最終ラインまで同時に読
   み出して前記画像処理ユニット部に入力するためのアド
   レスを発生し、 その後、前記画像処理ユニットにより並列処理されて出
   力される画素データを前記各区分毎に前記出力画像メモ
   リの対応する画素位置に同時に書き込むためのアドレス
   を発生することを特徴とする画像メモリ制御方法。