JPH05257510A - プログラマブル・コントローラとその制御方法 - Google Patents

Abstract

(57)【要約】 【目的】 スキャンニングとブロック転送を同時に行な
うことにより、運転中にプログラムを変更（ＲＵＮ中変
更）可能なプログラマブル・コントローラとその制御方
法を提供する。 【構成】 状態（ａ）から、状態（ｂ）〜状態（ｄ）を
経てプログラムＣ中のＣ４、Ｃ５を矢印Ｙのように逐次
転送し、ブロック転送途中の状態（ｅ）において、ＴＲ
レジスタ４で指定したアドレスＣ４から、Ｃ５を含むＳ
Ｒレジスタ５で指定した分に相当するプログラムを実行
せずに飛び越えることにより、矢印Ｘに示すようにＡ→
Ｂ→Ｃ１→Ｃ２→Ｃ３→Ｃ４′→Ｃ５′なるスキャンニ
ングを実行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプログラマブル・コント
ローラに係り、特にプログラマブル・コントローラの運
転中にプログラムを変更するＲＵＮ中変更の技術であっ
て、電気的に消去可能なＲＯＭなど、読み出し時間に比
べて書き込み時間が多くかかるメモリの使用に好適なプ
ログラマブル・コントローラに関するものである。

【０００２】

【従来の技術】プログラマブル・コントローラの一般構
成は、外部機器からの信号を入力部に入力し、プログラ
ムメモリに記憶された制御プログラムを出力部を介して
外部機器に出力するもので、ＣＰＵ（中央演算処理装
置）はプログラムメモリの読み出しを実行すると共に、
入力部、出力部の制御を行なう。

【０００３】生産ラインに組み込まれて稼働しているプ
ログラマブル・コントローラは、前記稼動を開始する
と、一般に連続運転となるため停止させることが困難な
ことが多い。このような状況の下で、デバッグ、いわゆ
るミスプログラムの修正、または仕様変更に伴ってシー
ケンスプログラムの内容を変更する必要が生じた場合、
プログラマブル・コントローラを運転したままプログラ
ムを変更する機能（以下、ＲＵＮ中変更機能と記す）が
必要となってくる。

【０００４】従来、ＲＵＮ中変更機能の技術としては、
特開昭６０−２２９１０６号公報に開示されている。す
なわち、図５に示すように、Ａ→Ｂ→Ｃなるプログラム
を実行中、Ｂの部分を変更したいとき、変更部分Ｂに相
当するプログラムを、あらかじめ修正用のバッファメモ
リにＢ′を作成しておき、プログラムメモリ上のＢ部分
をＢ′部分にＲＵＮ中変更した後に、ＣＰＵがシーケン
スプログラムを読み出し実行（以下スキャンニングと呼
ぶ）し、Ａ→Ｂ′→Ｃのように制御をジャンプさせる処
理制御を行なうものであった。以下、図中の矢印Ｘはス
キャンニングの流れを示す。

【０００５】この処理制御によって、ＲＵＮ中変更が実
現するが、変更部分のプログラムが本来のプログラムメ
モリと別の修正用バッファメモリに形成されることにな
るから、したがって、このようなＲＵＮ中変更をたびた
び繰り返してゆくと、第１に、必要な修正用バッファメ
モリの容量が増え、逆にプログラムメモリは使用してい
ない部分が次第に増えてゆくから、小規模のプログラマ
ブル・コントローラでは、プログラムメモリ容量に制約
があるためその影響は極めて大きく、第２に、プログラ
ムメモリとバッファメモリの併用によって、プログラム
がつぎはぎになって、同一プログラムに対して複数のビ
ットパターン表現を許してしまうという問題点があっ
た。

【０００６】上記２つの問題点を解決するためには、Ｒ
ＵＮ中変更を行った後、修正用バッファメモリの内容を
元のプログラムメモリに戻すことが考えられる。ＲＵＮ
中変更前とＲＵＮ中変更後で、変更を行なった部分のプ
ログラムの大きさが変わった場合には、修正用バッファ
メモリの内容を元のプログラムに戻す前に、プログラム
メモリのＲＵＮ中変更を行った部分以降のプログラムを
大きさが変わったステップ分だけずらす操作を行なう必
要がある。この操作は通常、ＣＰＵのレジスタを経由す
るか、あるいはＤＭＡＣ（ダイレクト・メモリ・アクセ
ス・コントローラ）によって、ＣＰＵが直接プログラム
を転送（以下、ブロック転送と呼ぶ）することによって
実行される。

【０００７】図６（ａ）、（ｂ）、（ｃ）は、このスキ
ャンニングの流れを示した図であって、（ａ）は、変更
前のプログラムメモリの状態を示している。プログラム
は説明のためＡ、Ｂ、Ｃの部分に分かれているものとす
る。（ｂ）はＢの部分をＢ′となるようにＲＵＮ中変更
した直後の状態を示している。この段階では、Ｂ′は修
正用バッファメモリ上に存在している。（ｃ）は（ｂ）
の状態から修正用バッファメモリ上のＢ′を再びプログ
ラムメモリ上に戻した状態を示している。（ｃ）は
（ｂ）の状態と比較して、修正用バッファメモリを必要
としないシーケンスプログラムがスキャンニングの実行
順に並んでいる、という２つのことからＲＵＮ中変更後
のシーケンスプログラムの理想的なメモリ上の配置とい
える。

【０００８】（ｂ）の状態から（ｃ）の状態にするため
には、修正用バッファメモリ上にあるＢ′を元のプログ
ラムメモリ上に戻す前に、シーケンスプログラム上のＣ
を、修正したメモリの差、すなわちＢ′とＢの差だけＲ
ＵＮ中変更によってブロック転送してやればよい。

【０００９】

【発明が解決しようとする課題】しかし、一般に上記の
ようなブロック転送処理には時間を要し、特に読出しに
比べて書込みに時間を必要とする低速メモリを使用して
いた場合、ブロック転送の開始から終了までに要する時
間の長さは、スキャンニングの時間に比べて無視できな
い大きな時間のロスとなる。例えば、スキャンニング時
間１０ｍｓで運転しているプログラマブル・コントロー
ラでＲＵＮ中変更を行ない、上記のプログラムのブロッ
ク転送に２秒を要したとすると、一般にブロック転送の
途中段階ではシーケンスプログラムの一部分が重複して
いるため、ブロック転送を開始してから終了するまでの
間、スキャンニングを行なうことができない。したがっ
て、この例では、通常スキャンニング時間１０ｍｓで運
転しているプログラマブル・コントローラが、ＲＵＮ中
変更を行なった直後に２秒間もブロック転送のためにス
キャンニングを行なわない状態になる。これは高速応答
を要求される技術分野では許容し難いロス時間とみなさ
れることから、結果的にＲＵＮ中変更は、図６に於ける
（ｂ）に止めておくことが好ましい。

【００１０】図７（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）は、ブロック転送の途中段階でシーケンスプログ
ラムの一部分が異常または重複することを示した図であ
る。図７ではシーケンスプログラムのＣ部分がＣ１、Ｃ
２、Ｃ３、Ｃ４から構成されている。（ａ）はブロック
転送直前の状態である。いまＣ部分全体を２番地分だけ
アドレスの大きい方向へブロック転送することを考える
と、（ａ）の状態からＣ４を２番地分だけアドレスの大
きい方向へ転送すると（ｂ）になる。この（ｂ）の状態
からＣ３を２番地分だけアドレスの大きい方向へ転送す
ると（ｃ）になる。以下、同様にＣ２を転送しさらにＣ
１まで転送を行なった状態を（ｅ）に示す。図中、矢印
Ｙは転送を示す。

【００１１】ここでブロック転送の途中段階である
（ｂ）から（ｄ）を詳細に検討すると、ブロック転送の
途中段階で、太線で囲った部分Ｚはシーケンスプログラ
ムが異常または重複していることがわかる。従って、こ
のＺ部分が問題であって、このためにブロック転送の途
中ではスキャンニングを行なうことができなかった。

【００１２】本発明は、シーケンスプログラムをブロッ
ク転送している途中でスキャンニングが行なわれても、
正常状態でシーケンスプログラムを実行するプログラマ
ブル・コントローラとその制御方法を提供することを目
的としている。

【００１３】

【課題を解決するための手段】上記の目的を達成するた
めには、プログラマブル・コントローラを構成するＣＰ
Ｕが、プログラムメモリをアクセスするアドレス信号を
監視する手段を備え、この監視によって、ＣＰＵがあら
かじめ第１のレジスタに設定しておいたアドレス（Ｌ番
地とする）になったことを検知したとき、ＣＰＵが第２
のレジスタに設定しておいたオフセット値ｎをＣＰＵの
プログラムカウンタに加算する手段を備えることによっ
て、プログラムメモリ上のＬ番地からＬ＋ｎ番地の間の
指定範囲を実行しないプログラマブル・コントローラを
用いて、ブロック転送の途中段階で発生するシーケンス
プログラムの異常または重複部分に、前記ＣＰＵが実行
しないシーケンスプログラム範囲をあてはめることによ
り、ブロック転送途中でスキャンニングを行ってもシー
ケンスプログラムを正しく実行させることができ、前記
ＣＰＵが処理を実行しないＬ番地からＬ＋ｎ番地の間を
ずらしながら、スキャンニングとブロック転送の両方を
行なうことで可能となる。すなわち、本発明の第１は、
外部機器からの信号を取り込む入力部と、外部機器を駆
動する出力部と、制御プログラムを記憶するプログラム
メモリと、前記制御プログラムにしたがって演算を実行
するＣＰＵと、前記プログラムメモリから制御プログラ
ムを順次読み出して繰返し実行するプログラマブル・コ
ントローラにおいて、前記プログラマブル・コントロー
ラ内部のＣＰＵが出力するアドレス信号を監視する手段
と、前記ＣＰＵのプログラムカウンタを書き換える手段
と、シーケンスプログラムの指定区間の命令をとばして
実行する制御手段を有することを特徴とするプログラマ
ブル・コントローラである。また、第２の発明は、外部
機器からの信号を入力部に取り込み、出力部において外
部機器を駆動し、プログラムメモリにおいて制御プログ
ラムを記憶し、前記制御プログラムにしたがってＣＰＵ
が演算を実行し、前記プログラムメモリから制御プログ
ラムを順次読み出して繰返し実行するプログラマブル・
コントローラの制御方法において、シーケンスプログラ
ムのスキャンニングと、前記ＣＰＵがプログラムを直接
転送する、いわゆるブロック転送とを同時に行なうこと
を特徴とするプログラマブル・コントローラの制御方法
である。

【００１４】

【作用】図１は、本発明のプログラマブル・コントロー
ラのブロック構成を示す図であって、ＣＰＵ１はアドレ
スバス７上に乗せたアドレス信号によってプログラムメ
モリ２上のアドレスを指定し、データバス８を通じてシ
ーケンスプログラムの読み出しを実行する。ＣＰＵ１か
ら出ているアドレスバス７はアドレス監視部３にも接続
されており、ＣＰＵ１が出力するアドレス信号はアドレ
ス監視部３の内部にある第１のレジスタ４に記憶されて
いる値と常に比較することができる。

【００１５】ＣＰＵ１がプログラムメモリ２上のＬ番地
を読み出そうとして、アドレスバス７にアドレス信号Ｌ
を出力したとき、アドレス監視部３は範囲の先頭を指定
する第１のレジスタ４の値Ｌ番地と一致したことを検出
し、ＣＰＵ１につながっている一致信号線９を通じて一
致信号をＣＰＵ１に伝える。ＣＰＵ１はこの一致信号を
ＣＰＵ１内にあるプログラムカウンタ６の加算命令と解
釈し、ＣＰＵ１内の範囲のサイズを指定する第２のレジ
スタ５に記憶されている値ｎがプログラムカウンタ６に
加算される。その結果、ＣＰＵ１は次の実行命令をＬ＋
ｎ番地から順に行なうものである。

【００１６】以上の仕組みによって、ＣＰＵ１は第１の
レジスタ４で指定されたＬ番地からＬ＋ｎ番地の命令を
飛ばしてスキャンニングを行うことができる。なお、こ
れら２つのレジスタはＣＰＵ１によって書き換えができ
るものである。

【００１７】

【実施例】図２は、プログラムメモリ上の指定範囲を飛
ばしてスキャンニングすることのできるプログラマブル
・コントローラを用いてスキャンニングを行いながらシ
ーケンスプログラムを少しずつブロック転送する一実施
例のアルゴリズムを示す図であって、図中で矢印Ｘはス
キャンニングの流れを示し、ＣＰＵは、第１のレジス
タ、すなわち、実施例の範囲先頭指定レジスタ４（以下
ＴＲ４と略記す）が示すアドレスから、第２のレジス
タ、すなわち、実施例の範囲サイズ指定レジスタ５（以
下ＳＲ５と略記す）が示す番地の範囲に相当するシーケ
ンスプログラムを実行しない機能を有するものとする。
矢印Ｙは転送を示す。また、転送先のデータには「′」
記号を付け、転送元のデータと区別する。また図３は、
図２に示す実施例の主要フローを示す図である。本実施
例を図２、図３を用いて説明する。

【００１８】図２において、状態（ａ）では１スキャン
ニング目が矢印ＸにしたがってＡ→Ｂ→Ｃ１→Ｃ２→Ｃ
３→Ｃ４→Ｃ５の順に実行される。状態（ｂ）でＣ５を
ｎ番地離れたアドレスへ矢印Ｙのように転送される。状
態（ｃ）ではＴＲ４がＣ５を指定しているためにＣ５は
実行されないが、ＳＲ５の内容がｎであるため、Ｃ５の
代わりに状態（ｂ）でｎ番地離れたアドレスに転送した
Ｃ５′が実行される。従って２スキャンニング目の実行
順序はＡ→Ｂ→Ｃ１→Ｃ２→Ｃ３→Ｃ４→Ｃ５′であ
る。状態（ｄ）ではＣ４がｎ番地離れたアドレスへ転送
される。状態（ｅ）ではＴＲ４の値をディクリメント
（１を減ずる）すると、ＴＲ４がＣ４を指定するため、
Ｃ４以降のＣ４、Ｃ５は実行されないが、ＳＲ５の内容
がｎであるためにＣ４、Ｃ５の代わりにｎ番地離れたア
ドレスのＣ４′、Ｃ５′が実行される。以下、同様の操
作を繰り返すことにより、 １スキャンニング目 Ａ→Ｂ→Ｃ１→Ｃ２→Ｃ３→Ｃ
４→Ｃ５ ２スキャンニング目 Ａ→Ｂ→Ｃ１→Ｃ２→Ｃ３→Ｃ
４→Ｃ５′ ３スキャンニング目 Ａ→Ｂ→Ｃ１→Ｃ２→Ｃ３→Ｃ
４′→Ｃ５′ ４スキャンニング目 Ａ→Ｂ→Ｃ１→Ｃ２→Ｃ３′→
Ｃ４′→Ｃ５′ ５スキャンニング目 Ａ→Ｂ→Ｃ１→Ｃ２′→Ｃ３′
→Ｃ４′→Ｃ５′ ６スキャンニング目 Ａ→Ｂ→Ｃ１′→Ｃ２′→Ｃ
３′→Ｃ４′→Ｃ５′ のようにスキャンニングが実行され、Ｃ部分のスキャン
ニングは順次ブロック転送後の命令を実行するように変
化してゆく。

【００１９】図２の説明では１スキャンニングに対して
転送を１回行ったが、一般にはプログラマブル・コント
ローラのスキャンニング周期の低下が許容される範囲内
ならば１スキャンニングに対して転送を複数回行うこと
が可能である。

【００２０】また、図２の説明ではＣ部分をアドレスの
大きい方向へブロック転送したが、Ｃ部分をアドレスの
小さい方向へブロック転送するには、Ｃ１から転送を開
始して転送のたびにＴＲレジスタ４の内容をインクリメ
ント（１を加える）ことにより図２と同様の操作で実行
することができる。

【００２１】一般にＣＰＵ１が指定の範囲のシーケンス
プログラムを実行しない機能を備えていればこのアルゴ
リズムは適用することが可能である。

【００２２】なお、ＣＰＵ１の構成としては、第１のレ
ジスタが指定したアドレスＬから第２のレジスタが指定
したアドレスｎまでの命令を飛ばしてスキャンニングを
行なうプログラマブル・コントローラもある。これは、
図１においてＳＲ５の値をｎとし、ＣＰＵ１が一致信号
を受信したらプログラムカウンタ６にＳＲ５の値ｎを加
算せずにそのまま転送すればよい。

【００２３】図４は、本発明の一実施例のプログラマブ
ル・コントローラの構成を示す図である。図４において
プログラマブル・コントローラの概要構成は、ＣＰＵ
１、プログラムメモリ２、アドレス監視部３からなって
いて、アドレス監視部３から出ている一致信号線９はＣ
ＰＵ１に接続されており、本実施例はＣＰＵ１とアドレ
ス監視部３の構成の一実施例を示し、その他は概ね図１
に示した構成と同一の構成を備えている。ＣＰＵ１の内
部はマイクロプロセッサ１０とその周辺回路で構成され
ている。マイクロプロセッサ１０はアドレスバス７上に
乗せたアドレス信号によってプログラムメモリ２上のア
ドレスを指定し、データバス８を通じてシーケンスプロ
グラムを読み出し実行している。データバス８上にある
データセレクタ１１は、通常プログラムメモリ２側のデ
ータバス８を選択しているため、マイクロプロセッサ１
０はデータバス８を通じてプログラムメモリ２上のシー
ケンスプログラムを読み出し実行する。すなわちスキャ
ンニングを行なうことができる。

【００２４】ＣＰＵ１がプログラムメモリ２上のアドレ
スＬ番地の命令を読み出そうとしてアドレスバス７にア
ドレス信号Ｌを出力したとき、そのアドレス信号はアド
レス監視部３の内部にあるディジタルコンパレータ１３
にも入力されていて、常にＴＲ４の値Ｌと比較されてい
るため、一致信号線９を通じてＣＰＵ１に一致信号が伝
えられる。この一致信号線９はＣＰＵ１内部のデータセ
レクタ１１の選択入力端子につながっていて一致信号が
入力されたときだけは、現在のプログラムカウンタの値
を基準とする相対ジャンプ命令のオペコードのビットパ
ターンが記憶されているジャンプオペコードＲＯＭ１２
の内容とＳＲ５の値ｎが選択され、マイクロプロセッサ
１０に取り込まれる。したがって、マイクロプロセッサ
１０はプログラムメモリ２上のＬ番地の命令を読み出そ
うとしたとき、プログラムメモリ２上の命令の代わりに
ＪＵＭＰｎという命令を与えられ、その結果としてマイ
クロプロセッサ１０はプログラムカウンタをＬ＋ｎの値
に書き換える。すなわちＬ番地からＬ＋ｎ番地へジャン
プしたことになる。以上の仕組みによってＴＲ４、ＳＲ
５に設定した値Ｌ、ｎに対し、アドレスＬからＬ＋ｎの
範囲を実行しないプログラマブル・コントローラを実現
することができる。

【００２５】また、図４において、ジャンプオペコード
ＲＯＭ１２に絶対アドレスジャンプ命令のビットパター
ンを記憶しておけば、Ｌ番地からｎ番地の範囲を実行し
ないプログラマブル・コントローラを実現することがで
きる。

【００２６】前記プログラマブル・コントローラに対し
て、図２に示すスキャンニングと転送を交互に繰り返す
方法を適用すれば、ＲＵＮ中変更後の処理に必要なブロ
ック転送をスキャンニングを行いながら実行することが
可能である。

【００２７】上記実施例によりスキャンニングを行いな
がらブロック転送を行ってもプログラムを正しく実行す
ることが可能なＣＰＵ１が構成され、このＣＰＵ１を使
用したアルゴリズムを提示することができる。

【００２８】

【発明の効果】本発明の実施により、ＲＵＮ中変更を実
施した後修正用バッファメモリの内容を元のプログラム
メモリに戻すことができるため、ＲＵＮ中変更を行って
も修正用バッファメモリは増大しない。また、ブロック
転送途中でもスキャンニングを行なうことができるた
め、特に書込みに時間を要する低速メモリをプログラム
メモリに使用したプログラマブル・コントローラによっ
てＲＵＮ中変更を行なう場合に極めて有用である。

【図面の簡単な説明】

【図１】本発明のプログラマブル・コントローラのブロ
ック構成図である。

【図２】本発明の一実施例のアルゴリズムを説明する図
である。

【図３】図２に示す実施例の主要フローを示す図であ
る。

【図４】本発明の一実施例のプログラマブル・コントロ
ーラの構成を示す図である。

【図５】従来技術におけるプログラムのＲＵＮ中変更を
示し変更部分のプログラムを元のプログラムメモリに戻
さない処理図である。

【図６】従来技術におけるプログラムのＲＵＮ中変更を
示し変更部分のプログラムを元のプログラムメモリに戻
す処理図である。

【図７】従来技術におけるプログラムのＲＵＮ中変更を
示しブロック転送の途中でシーケンスプログラムの一部
分が異常または重複する処理図である。

【符号の説明】

１…ＣＰＵ ２…プログラムメ
モリ ３…アドレス監視部 ４…範囲先頭指定
レジスタ（ＴＲ） ５…範囲サイズ指定レジスタ（ＳＲ）６…プログラムカ
ウンタ ７…アドレスバス ８…データバス ９…一致信号線 １０…マイクロプロ
セッサ １１…データセレクタ １２…ジャンプオ
ペコードＲＯＭ １３…ディジタルコンパレータ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 外部機器からの信号を取り込む入力部
   と、外部機器を駆動する出力部と、制御プログラムを記
   憶するプログラムメモリと、前記制御プログラムにした
   がって演算を実行するＣＰＵと、前記プログラムメモリ
   から制御プログラムを順次読み出して繰返し実行するプ
   ログラマブル・コントローラにおいて、 前記プログラマブル・コントローラ内部のＣＰＵが出力
   するアドレス信号を監視する手段と、 前記ＣＰＵのプログラムカウンタを書き換える手段と、 シーケンスプログラムの指定区間の命令をとばして実行
   する制御手段を有することを特徴とするプログラマブル
   ・コントローラ。
2. 【請求項２】 外部機器からの信号を入力部に取り込
   み、出力部において外部機器を駆動し、プログラムメモ
   リにおいて制御プログラムを記憶し、前記制御プログラ
   ムにしたがってＣＰＵが演算を実行し、前記プログラム
   メモリから制御プログラムを順次読み出して繰返し実行
   するプログラマブル・コントローラの制御方法におい
   て、 シーケンスプログラムのスキャンニングと、前記ＣＰＵ
   がプログラムを直接転送する、いわゆるブロック転送と
   を同時に行なうことを特徴とするプログラマブル・コン
   トローラの制御方法。