JPH05257564A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05257564A JPH05257564A JP4051162A JP5116292A JPH05257564A JP H05257564 A JPH05257564 A JP H05257564A JP 4051162 A JP4051162 A JP 4051162A JP 5116292 A JP5116292 A JP 5116292A JP H05257564 A JPH05257564 A JP H05257564A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- phase comparison
- output
- circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ＰＬＬ回路を含むクロックドライバにおける
出力遅延時間を短縮するとともに、入力設定時間の操作
性を改善する。 【構成】 クロック端子５１を介して外部より供給され
るクロック１０１がＰＬＬ回路１に入力される。クロッ
クドライバ２より出力されるクロック１０４は、遅延時
間がそれぞれ異なる四つの遅延素子７、８、９および１
０に入力され、それぞれの遅延素子より出力されるクロ
ックは、制御レジスタ１１より出力される制御信号１０
６を介して、マルチプレクサ３、４、５および６におい
て選択され、クロック１０３として出力されることであ
る。これにより、制御レジスタ１１による時間制御作用
を介して、クロックドライバ２より出力されるクロック
１０５の位相は適宜に制御される。しかも、この制御レ
ジスタ１１に設定されているデータは、外部より容易に
書込み修正することができるために、遅延素子自体の選
択も外部より容易に行うことができる。
出力遅延時間を短縮するとともに、入力設定時間の操作
性を改善する。 【構成】 クロック端子５１を介して外部より供給され
るクロック１０１がＰＬＬ回路１に入力される。クロッ
クドライバ２より出力されるクロック１０４は、遅延時
間がそれぞれ異なる四つの遅延素子７、８、９および１
０に入力され、それぞれの遅延素子より出力されるクロ
ックは、制御レジスタ１１より出力される制御信号１０
６を介して、マルチプレクサ３、４、５および６におい
て選択され、クロック１０３として出力されることであ
る。これにより、制御レジスタ１１による時間制御作用
を介して、クロックドライバ２より出力されるクロック
１０５の位相は適宜に制御される。しかも、この制御レ
ジスタ１１に設定されているデータは、外部より容易に
書込み修正することができるために、遅延素子自体の選
択も外部より容易に行うことができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にＰＬＬ（位相同期）回路を含むクロックドライバと
して形成される半導体集積回路に関する。
特にＰＬＬ（位相同期）回路を含むクロックドライバと
して形成される半導体集積回路に関する。
【０００２】
【従来の技術】近年、半導体集積回路においては、チッ
プサイズの増大、動作周波数の高速化によりクロックド
ライバの負荷が重くなりつつある。また、動作周波数の
高速化に伴ないバスサイクル時間が短縮され、クロック
ドライバの出力端子における遅延時間の改善が強く求め
られている。しかしながら、外部からクロックが供給さ
れる場合には、前述の半導体集積回路におけるチップサ
イズの増大ならびに動作周波数の高速化により、クロッ
クドライバの負荷が増大しているために、内部クロック
ドライバおける時間遅延は無視することができない程に
大きい値となっている。この改善策としては、最近、内
部のクロックドライバにＰＬＬ回路を付加して、外部よ
り供給されるクロックと、内部クロックドライバとのク
ロックの位相差を無くするようにする対応策がとられて
いる。
プサイズの増大、動作周波数の高速化によりクロックド
ライバの負荷が重くなりつつある。また、動作周波数の
高速化に伴ないバスサイクル時間が短縮され、クロック
ドライバの出力端子における遅延時間の改善が強く求め
られている。しかしながら、外部からクロックが供給さ
れる場合には、前述の半導体集積回路におけるチップサ
イズの増大ならびに動作周波数の高速化により、クロッ
クドライバの負荷が増大しているために、内部クロック
ドライバおける時間遅延は無視することができない程に
大きい値となっている。この改善策としては、最近、内
部のクロックドライバにＰＬＬ回路を付加して、外部よ
り供給されるクロックと、内部クロックドライバとのク
ロックの位相差を無くするようにする対応策がとられて
いる。
【０００３】図３に示されるのは、この従来のＰＬＬ回
路を含むクロックドライバとして形成される半導体集積
回路のブロック図である。図３において、クロック端子
５５を介して外部からのクロック１１１がＰＬＬ回路２
８に入力される。ＰＬＬ回路２８においては、クロック
ドライバ２９より出力される位相比較用のクロック１１
３との位相比較を介して同期がとられ、出力クロックと
してクロック１１２がクロックドライバ２９に入力され
る。このクロック１１２は、ＰＬＬ回路２８による位相
同期作用により位相比較用のクロック１１３と位相同期
している。クロックドライバ２９においては、このクロ
ック１１２の入力に対応して、クロック１１４と、この
クロック１１４の反転クロックとして、前述の位相比較
用のクロック１１３とを生成して出力する。
路を含むクロックドライバとして形成される半導体集積
回路のブロック図である。図３において、クロック端子
５５を介して外部からのクロック１１１がＰＬＬ回路２
８に入力される。ＰＬＬ回路２８においては、クロック
ドライバ２９より出力される位相比較用のクロック１１
３との位相比較を介して同期がとられ、出力クロックと
してクロック１１２がクロックドライバ２９に入力され
る。このクロック１１２は、ＰＬＬ回路２８による位相
同期作用により位相比較用のクロック１１３と位相同期
している。クロックドライバ２９においては、このクロ
ック１１２の入力に対応して、クロック１１４と、この
クロック１１４の反転クロックとして、前述の位相比較
用のクロック１１３とを生成して出力する。
【０００４】
【発明が解決しようとする課題】上述した従来のクロッ
クドライバを形成する半導体集積回路においては、当該
クロックドライバより出力されるクロックと、外部より
供給されるクロックとの位相差を排除して、本来、半導
体集積回路の高速化により要請される三つの改善要素、
即ち、入力設定時間、入力保持時間および出力設定時間
の内、出力設定時間および入力保持時間については改善
されるものの、より要求度が厳しくなる傾向にある入力
設定時間については依然として改善することができない
という欠点がある。
クドライバを形成する半導体集積回路においては、当該
クロックドライバより出力されるクロックと、外部より
供給されるクロックとの位相差を排除して、本来、半導
体集積回路の高速化により要請される三つの改善要素、
即ち、入力設定時間、入力保持時間および出力設定時間
の内、出力設定時間および入力保持時間については改善
されるものの、より要求度が厳しくなる傾向にある入力
設定時間については依然として改善することができない
という欠点がある。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
は、ＰＬＬ回路を含むクロックドライバを形成する半導
体集積回路において、前記クロックドライバより位相比
較用として出力されるクロックを入力し、それぞれ位相
の異なる複数の位相比較用クロックを生成するととも
に、所定の制御信号を介して、前記複数の位相比較用ク
ロックの内より、一つの位相比較用クロックを選択して
ＰＬＬ回路に出力する位相比較クロック生成回路と、前
記ＰＬＬ回路に対する位相比較用クロックを選択するた
めに、前記制御信号を生成して、前記位相比較クロック
生成回路に出力する位相比較クロック選択制御回路と、
を備えて構成される。
は、ＰＬＬ回路を含むクロックドライバを形成する半導
体集積回路において、前記クロックドライバより位相比
較用として出力されるクロックを入力し、それぞれ位相
の異なる複数の位相比較用クロックを生成するととも
に、所定の制御信号を介して、前記複数の位相比較用ク
ロックの内より、一つの位相比較用クロックを選択して
ＰＬＬ回路に出力する位相比較クロック生成回路と、前
記ＰＬＬ回路に対する位相比較用クロックを選択するた
めに、前記制御信号を生成して、前記位相比較クロック
生成回路に出力する位相比較クロック選択制御回路と、
を備えて構成される。
【０００６】なお、前記位相比較クロック生成回路は、
前記クロックドライバより位相比較用として出力される
クロックを入力し、それぞれ位相の異なる複数の位相比
較用クロックを生成する複数の遅延素子と、これらの複
数の遅延素子より出力される位相比較用クロックを受け
て、前記制御信号を介して、その内の一つのクロックを
選択して出力する複数のマルチプレクサと、を備えて構
成してもよい。
前記クロックドライバより位相比較用として出力される
クロックを入力し、それぞれ位相の異なる複数の位相比
較用クロックを生成する複数の遅延素子と、これらの複
数の遅延素子より出力される位相比較用クロックを受け
て、前記制御信号を介して、その内の一つのクロックを
選択して出力する複数のマルチプレクサと、を備えて構
成してもよい。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、クロ
ック端子５１に対応して、ＰＬＬ回路１と、クロックド
ライバ２と、マルチプレクサ３〜６と、遅延素子７〜１
０と、制御レジスタ１１とを備えて構成される。
ク図である。図１に示されるように、本実施例は、クロ
ック端子５１に対応して、ＰＬＬ回路１と、クロックド
ライバ２と、マルチプレクサ３〜６と、遅延素子７〜１
０と、制御レジスタ１１とを備えて構成される。
【０００９】図１において、クロック端子５１を介して
外部より供給されるクロック１０１がＰＬＬ回路１に入
力される。他方ＰＬＬ回路１に対しては位相比較用のク
ロック１０３も入力されており、両クロックの位相比較
作用を介して同期がとられ、出力クロックとして、クロ
ック１０２が出力されてクロックドライバ２に入力され
る。クロックドライバ２においては、クロック１０２の
入力に対応して、クロック１０５と、このクロック１０
５の反転クロックとして、前述の位相比較用のクロック
１０４とを生成して出力する。この一連の動作について
は前述の従来例の場合と同様である。
外部より供給されるクロック１０１がＰＬＬ回路１に入
力される。他方ＰＬＬ回路１に対しては位相比較用のク
ロック１０３も入力されており、両クロックの位相比較
作用を介して同期がとられ、出力クロックとして、クロ
ック１０２が出力されてクロックドライバ２に入力され
る。クロックドライバ２においては、クロック１０２の
入力に対応して、クロック１０５と、このクロック１０
５の反転クロックとして、前述の位相比較用のクロック
１０４とを生成して出力する。この一連の動作について
は前述の従来例の場合と同様である。
【００１０】本発明の従来例と異なる点は、クロック１
０４より位相比較用のクロック１０３を生成する方法に
ある。即ち、クロックドライバ２より出力されるクロッ
ク１０４は、遅延時間がそれぞれ異なる四つの遅延素子
７、８、９および１０に入力され、それぞれの遅延素子
より出力されるクロックは、制御レジスタ１１より出力
される制御信号１０６を介して、マルチプレクサ３、
４、５および６において選択され、クロック１０３とし
て出力されることである。これにより、制御レジスタ１
１による時間制御作用を介して、クロックドライバ２よ
り出力されるクロック１０５の位相は適宜に制御され
る。しかも、この制御レジスタ１１に設定されているデ
ータは、外部より容易に書込み修正することができるた
めに、遅延素子自体の選択も外部より容易に行うことが
できる。
０４より位相比較用のクロック１０３を生成する方法に
ある。即ち、クロックドライバ２より出力されるクロッ
ク１０４は、遅延時間がそれぞれ異なる四つの遅延素子
７、８、９および１０に入力され、それぞれの遅延素子
より出力されるクロックは、制御レジスタ１１より出力
される制御信号１０６を介して、マルチプレクサ３、
４、５および６において選択され、クロック１０３とし
て出力されることである。これにより、制御レジスタ１
１による時間制御作用を介して、クロックドライバ２よ
り出力されるクロック１０５の位相は適宜に制御され
る。しかも、この制御レジスタ１１に設定されているデ
ータは、外部より容易に書込み修正することができるた
めに、遅延素子自体の選択も外部より容易に行うことが
できる。
【００１１】次に、本発明の第２の実施例について説明
する。図２は本発明の第２の実施例を示すブロック図で
ある。図２に示されるように、本実施例は、クロック端
子５２、制御入力端子５３および５４に対応して、ＰＬ
Ｌ回路１２と、クロックドライバ１３と、マルチプレク
サ１４〜１７と、遅延素子１８〜２１と、ＡＮＤ回路２
２〜２５と、インバータ２６および２７とを備えて構成
される。
する。図２は本発明の第２の実施例を示すブロック図で
ある。図２に示されるように、本実施例は、クロック端
子５２、制御入力端子５３および５４に対応して、ＰＬ
Ｌ回路１２と、クロックドライバ１３と、マルチプレク
サ１４〜１７と、遅延素子１８〜２１と、ＡＮＤ回路２
２〜２５と、インバータ２６および２７とを備えて構成
される。
【００１２】図２において、クロック端子５２を介して
外部より供給されるクロック１０６はＰＬＬ回路１２に
入力される。他方ＰＬＬ回路１２に対しては位相比較用
のクロック１０８も入力されており、両クロックの位相
比較作用を介して同期がとられ、出力クロックとして、
クロック１０７が出力されてクロックドライバ１３に入
力される。クロックドライバ１３においては、クロック
１０７の入力に対応して、クロック１１０と、このクロ
ック１１０の反転クロックとして、前述の位相比較用と
して用いられるクロック１０９とを生成して出力する。
この一連の動作については前述の第１の実施例の場合と
同様である。
外部より供給されるクロック１０６はＰＬＬ回路１２に
入力される。他方ＰＬＬ回路１２に対しては位相比較用
のクロック１０８も入力されており、両クロックの位相
比較作用を介して同期がとられ、出力クロックとして、
クロック１０７が出力されてクロックドライバ１３に入
力される。クロックドライバ１３においては、クロック
１０７の入力に対応して、クロック１１０と、このクロ
ック１１０の反転クロックとして、前述の位相比較用と
して用いられるクロック１０９とを生成して出力する。
この一連の動作については前述の第１の実施例の場合と
同様である。
【００１３】本実施例の前述の第１の実施例と異なる点
は、クロック１０９より位相比較用のクロック１０８を
生成する過程において、マルチプレクサ１４、１５、１
６および１７に入力される制御信号２０２の生成方法の
差異にある。即ち、制御入力端子５３および５４より入
力される制御信号は、それぞれインバータ２６および２
７を介してＡＮＤ回路２２、２３、２４および２５に入
力される。従って、制御入力端子５３および５４に入力
される制御信号の入力レベルに応じて、ぞれぞれＡＮＤ
回路２２、２３、２４および２５より出力される制御信
号２０２のレベレが適宜に設定されて、マルチプレクサ
１４、１５、１６および１７のオン・オフが制御され、
クロックドライバ１３より出力されるクロック１１０の
位相が制御される。即ち、本実施例においては、外部よ
り入力される制御信号を介して、直接的に遅延素子が選
択される。
は、クロック１０９より位相比較用のクロック１０８を
生成する過程において、マルチプレクサ１４、１５、１
６および１７に入力される制御信号２０２の生成方法の
差異にある。即ち、制御入力端子５３および５４より入
力される制御信号は、それぞれインバータ２６および２
７を介してＡＮＤ回路２２、２３、２４および２５に入
力される。従って、制御入力端子５３および５４に入力
される制御信号の入力レベルに応じて、ぞれぞれＡＮＤ
回路２２、２３、２４および２５より出力される制御信
号２０２のレベレが適宜に設定されて、マルチプレクサ
１４、１５、１６および１７のオン・オフが制御され、
クロックドライバ１３より出力されるクロック１１０の
位相が制御される。即ち、本実施例においては、外部よ
り入力される制御信号を介して、直接的に遅延素子が選
択される。
【００１４】
【発明の効果】以上説明したように、本発明は、ＰＬＬ
回路を含むクロックドライバを形成する半導体集積回路
に適用されて、当該ＰＬＬ回路に入力される比較用クロ
ックの位相を適宜に選択することにより、内部回路に適
合する内部クロックを選択することが可能となり、出力
遅延時間に加えて、入力設定時間をも容易に操作するこ
とができるという効果がある。
回路を含むクロックドライバを形成する半導体集積回路
に適用されて、当該ＰＬＬ回路に入力される比較用クロ
ックの位相を適宜に選択することにより、内部回路に適
合する内部クロックを選択することが可能となり、出力
遅延時間に加えて、入力設定時間をも容易に操作するこ
とができるという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図３】従来例を示すブロック図である。
１、１２、２８ ＰＬＬ回路 ２、１３、２９ クロックドライバ ３〜６、１４〜１７ マルチプレクサ ７〜１０、１８〜２１ 遅延素子 １１ 制御レジスタ ２２〜２５ ＡＮＤ回路 ２６、２７ インバータ
Claims (2)
- 【請求項１】 ＰＬＬ回路を含むクロックドライバを形
成する半導体集積回路において、 前記クロックドライバより位相比較用として出力される
クロックを入力し、それぞれ位相の異なる複数の位相比
較用クロックを生成するとともに、所定の制御信号を介
して、前記複数の位相比較用クロックの内より、一つの
位相比較用クロックを選択してＰＬＬ回路に出力する位
相比較クロック生成回路と、 前記ＰＬＬ回路に対する位相比較用クロックを選択する
ために、前記制御信号を生成して、前記位相比較クロッ
ク生成回路に出力する位相比較クロック選択制御回路
と、 を備えることを特徴とする半導体集積回路。 - 【請求項２】 前記位相比較クロック生成回路が、前記
クロックドライバより位相比較用として出力されるクロ
ックを入力し、それぞれ位相の異なる複数の位相比較用
クロックを生成する複数の遅延素子と、 これらの複数の遅延素子より出力される位相比較用クロ
ックを受けて、前記制御信号を介して、その内の一つの
クロックを選択して出力する複数のマルチプレクサと、 を備えて構成される請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4051162A JPH05257564A (ja) | 1992-03-10 | 1992-03-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4051162A JPH05257564A (ja) | 1992-03-10 | 1992-03-10 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05257564A true JPH05257564A (ja) | 1993-10-08 |
Family
ID=12879133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4051162A Withdrawn JPH05257564A (ja) | 1992-03-10 | 1992-03-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05257564A (ja) |
-
1992
- 1992-03-10 JP JP4051162A patent/JPH05257564A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |