JPH05259019A - 半導体装置製造用フォトレチクル - Google Patents
半導体装置製造用フォトレチクルInfo
- Publication number
- JPH05259019A JPH05259019A JP5120192A JP5120192A JPH05259019A JP H05259019 A JPH05259019 A JP H05259019A JP 5120192 A JP5120192 A JP 5120192A JP 5120192 A JP5120192 A JP 5120192A JP H05259019 A JPH05259019 A JP H05259019A
- Authority
- JP
- Japan
- Prior art keywords
- reticle
- semiconductor device
- scribe line
- photoreticle
- rotation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000003990 capacitor Substances 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
Landscapes
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】傾き調整用マークか位置決め用マークか容易に
判別し、より短時間に目合せを行うことを目的としてい
る。 【構成】外枠３に隣接するスクライブ線に沿って形成さ
れるローテーションマーク１ｃ及び１ｄと一チップパタ
ーン領域４を区画するスクライブ線に沿って形成される
ローテーションマーク２ｃ及び２ｄとをその形状を変え
て形成し、傾き調整用マークか否かを容易に判別できる
ようにしている。
判別し、より短時間に目合せを行うことを目的としてい
る。 【構成】外枠３に隣接するスクライブ線に沿って形成さ
れるローテーションマーク１ｃ及び１ｄと一チップパタ
ーン領域４を区画するスクライブ線に沿って形成される
ローテーションマーク２ｃ及び２ｄとをその形状を変え
て形成し、傾き調整用マークか否かを容易に判別できる
ようにしている。
Description
【０００１】
【産業上の利用分野】本発明は半導体ウェーハ上に回路
パターンを転写する露光装置における半導体装置製造用
フォトレチクルに関する。
パターンを転写する露光装置における半導体装置製造用
フォトレチクルに関する。
【０００２】
【従来の技術】近年、半導体装置においては、チップ内
における集積密度が高くなるにつれて集積回路における
トランジスタや容量，抵抗等の素子の微細化が必要とな
ってきている。そのため、半導体装置製造工程における
露光装置による回路パターン転写工程においては、回路
パターン像が形成されたフォトレチクルの傾きによる転
写像のずれが起きないように、転写しようとする回路パ
ターンが正常にウェーハ上に露光されているかを確認す
ることが必要となる。この傾きを確認するためにレチク
ルのパターンには目合わせマークとしてローテーション
マークが形成されている。通常、このローテーションマ
ークは、レチクル内の一つの半導体チップパターン領域
を区画するスクライブ線内に配置され、隣接する半導体
チップの傾きを確認できるようになっている。
における集積密度が高くなるにつれて集積回路における
トランジスタや容量，抵抗等の素子の微細化が必要とな
ってきている。そのため、半導体装置製造工程における
露光装置による回路パターン転写工程においては、回路
パターン像が形成されたフォトレチクルの傾きによる転
写像のずれが起きないように、転写しようとする回路パ
ターンが正常にウェーハ上に露光されているかを確認す
ることが必要となる。この傾きを確認するためにレチク
ルのパターンには目合わせマークとしてローテーション
マークが形成されている。通常、このローテーションマ
ークは、レチクル内の一つの半導体チップパターン領域
を区画するスクライブ線内に配置され、隣接する半導体
チップの傾きを確認できるようになっている。
【０００３】さらに、半導体装置製造用フォトレチクル
は、チップサイズの縮小に伴い、スループットの削減を
目的として、同一フォトレチクル上に複数の同一半導体
チップのパターンを繰り返し配列し形成されている。
（以下、多面付けフォトレチクルと称する）そして、こ
の多面付けフォトレチクルのローテーションマークは矩
形状の各半導体チップパターン領域を区画するスクライ
ブ線のＸ方向とＹ方向にそれぞれ配置されている。
は、チップサイズの縮小に伴い、スループットの削減を
目的として、同一フォトレチクル上に複数の同一半導体
チップのパターンを繰り返し配列し形成されている。
（以下、多面付けフォトレチクルと称する）そして、こ
の多面付けフォトレチクルのローテーションマークは矩
形状の各半導体チップパターン領域を区画するスクライ
ブ線のＸ方向とＹ方向にそれぞれ配置されている。
【０００４】図２（ａ）及び（ｂ）は従来の半導体装置
製造用フォトレチクルの一例を説明するための図であ
り、（ａ）はレチクルの平面図、（ｂ）は（ａ）のフォ
トレチクルで露光したウェーハの一部を示す部分平面図
である。このレチクルは、図２（ａ）に示すように、外
枠３で周囲を保護されたレチクル板体に２つの一チップ
パターン領域４を配置したものであり、それぞれの一チ
ップパターン領域４のＸ方向とＹ方向にローテーション
マーク１ａ〜２ｂが配置されている。このフォトレチク
ルを使用してウェーハ上に露光すると、図２（ｂ）に示
すように、レチクル上のスクライブ線に沿って形成され
るローテーションマーク１ａ，１ｂと互いに隣接する一
チップパターン領域４にまたがって形成されるローテー
ションマーク２ａ，２ｂは、ウェーハ上にレチクルでの
形状と同一形状に転写される。
製造用フォトレチクルの一例を説明するための図であ
り、（ａ）はレチクルの平面図、（ｂ）は（ａ）のフォ
トレチクルで露光したウェーハの一部を示す部分平面図
である。このレチクルは、図２（ａ）に示すように、外
枠３で周囲を保護されたレチクル板体に２つの一チップ
パターン領域４を配置したものであり、それぞれの一チ
ップパターン領域４のＸ方向とＹ方向にローテーション
マーク１ａ〜２ｂが配置されている。このフォトレチク
ルを使用してウェーハ上に露光すると、図２（ｂ）に示
すように、レチクル上のスクライブ線に沿って形成され
るローテーションマーク１ａ，１ｂと互いに隣接する一
チップパターン領域４にまたがって形成されるローテー
ションマーク２ａ，２ｂは、ウェーハ上にレチクルでの
形状と同一形状に転写される。
【０００５】
【発明が解決しようとする課題】多面付けフォトレチク
ルである従来の半導体装置製造用フォトレチクルでは、
ウェーハ上に露光した場合にフォトレチクル端部のスク
ライブ線に沿って配置されているローテーションマーク
と端部以外の隣接するパターン領域のスクライブ線に沿
って配置されているローテーションマークが同一形状で
あるため、前記レチクル内の複数の半導体チップパター
ンを互いの傾きを確認する際に、ウェーハ上で確認する
必要のないローテーションマークと、ウェーハ上では確
認する必要のあるローテーションマークとが混在するこ
とになり、どのローテーションマークで傾きを確認する
か判別するのに時間がかかるという欠点がある。
ルである従来の半導体装置製造用フォトレチクルでは、
ウェーハ上に露光した場合にフォトレチクル端部のスク
ライブ線に沿って配置されているローテーションマーク
と端部以外の隣接するパターン領域のスクライブ線に沿
って配置されているローテーションマークが同一形状で
あるため、前記レチクル内の複数の半導体チップパター
ンを互いの傾きを確認する際に、ウェーハ上で確認する
必要のないローテーションマークと、ウェーハ上では確
認する必要のあるローテーションマークとが混在するこ
とになり、どのローテーションマークで傾きを確認する
か判別するのに時間がかかるという欠点がある。
【０００６】本発明の目的は、傾き調整用のローテーシ
ョンマークを容易に判別出来、より短時間で目合せでき
る半導体装置製造用フォトレチクルを提供することであ
る。
ョンマークを容易に判別出来、より短時間で目合せでき
る半導体装置製造用フォトレチクルを提供することであ
る。
【０００７】
【課題を解決するための手段】本発明の半導体装置製造
用のフォトレチクルは複数の同一パターンである一チッ
プパターンが縦横に並べて形成される板状の本体と、こ
の本体の周囲に取付けられる外枠とを有する半導体装置
製造用フォトレチクルにおいて、前記外枠に隣接すると
ともに一チップパターン領域を区画するスクライブ線に
沿って形成される第１のローテーションマークの形状と
隣接する前記一チップパターン領域を区画するスクライ
ブ線に沿って形成される第２のローテーションマークの
形状とは異なることを特徴としている。
用のフォトレチクルは複数の同一パターンである一チッ
プパターンが縦横に並べて形成される板状の本体と、こ
の本体の周囲に取付けられる外枠とを有する半導体装置
製造用フォトレチクルにおいて、前記外枠に隣接すると
ともに一チップパターン領域を区画するスクライブ線に
沿って形成される第１のローテーションマークの形状と
隣接する前記一チップパターン領域を区画するスクライ
ブ線に沿って形成される第２のローテーションマークの
形状とは異なることを特徴としている。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００９】図１（ａ）及び（ｂ）は本発明の半導体装
置製造用フォトレチクルの一実施例を説明するための図
であり、（ａ）はフォトレチクルを示す平面図、（ｂ）
は図１（ａ）のレチクルで露光したウェーハの一部を示
す部分平面図である。この多面付きフォトレチクルは、
図１に示すように、フォトレチクルの外枠３に隣接する
スクライブ線に沿って形成されるローテーションマーク
１ｃ及び１ｄと隣接する一チップパターン領域を区画す
るスクライブ線に沿って形成されるローテーションマー
ク２ｃ及び２ｄとはその形状が異なることである。
置製造用フォトレチクルの一実施例を説明するための図
であり、（ａ）はフォトレチクルを示す平面図、（ｂ）
は図１（ａ）のレチクルで露光したウェーハの一部を示
す部分平面図である。この多面付きフォトレチクルは、
図１に示すように、フォトレチクルの外枠３に隣接する
スクライブ線に沿って形成されるローテーションマーク
１ｃ及び１ｄと隣接する一チップパターン領域を区画す
るスクライブ線に沿って形成されるローテーションマー
ク２ｃ及び２ｄとはその形状が異なることである。
【００１０】すなわち、転写される前に、傾きの確認用
として外枠３に隣接するスクライブ線に沿って形成され
たローテーションマーク１ｃ及び１ｄで用いることであ
る。このようにローテーションマークの形状を変えるこ
とで容易に傾き調整用ローテーションマークであること
が判別出来、きわめて短時間にアライメント調整が出来
る。
として外枠３に隣接するスクライブ線に沿って形成され
たローテーションマーク１ｃ及び１ｄで用いることであ
る。このようにローテーションマークの形状を変えるこ
とで容易に傾き調整用ローテーションマークであること
が判別出来、きわめて短時間にアライメント調整が出来
る。
【００１１】
【発明の効果】以上説明したように本発明の半導体装置
製造フォトレチクルは、レチクルの外枠に隣接するとと
もに一チップパターン領域を区画するスクライブ線に沿
って形成されるローテーションマークと隣接する一チッ
プパターン領域を区画するスルライブ線に沿って形成さ
れるローテーションマークとの形状を変えることによっ
て、ウェーハ上でパターンの傾きを確認する必要のある
ローテーションマークとフォトレチクル内部にあって、
ウェーハ上で確認する必要のないローテーションマーク
とを容易に判別することができ、短時間で目合せが出来
るという効果がある。
製造フォトレチクルは、レチクルの外枠に隣接するとと
もに一チップパターン領域を区画するスクライブ線に沿
って形成されるローテーションマークと隣接する一チッ
プパターン領域を区画するスルライブ線に沿って形成さ
れるローテーションマークとの形状を変えることによっ
て、ウェーハ上でパターンの傾きを確認する必要のある
ローテーションマークとフォトレチクル内部にあって、
ウェーハ上で確認する必要のないローテーションマーク
とを容易に判別することができ、短時間で目合せが出来
るという効果がある。
【図１】本発明の半導体装置製造用フォトレチクルの一
実施例を説明するための図であり、（ａ）はレチクルを
示す平面図、（ｂ）はウェーハの一部を示す部分平面図
である。
実施例を説明するための図であり、（ａ）はレチクルを
示す平面図、（ｂ）はウェーハの一部を示す部分平面図
である。
【図２】従来の半導体製造装置用フォトレチクルの一例
を説明するための図であり、（ａ）はレチクルを示す平
面図、（ｂ）はウェーハの一部を示す部分平面図であ
る。
を説明するための図であり、（ａ）はレチクルを示す平
面図、（ｂ）はウェーハの一部を示す部分平面図であ
る。
１ａ〜１ｄ，２ａ〜２ｄ ローテーションマーク ３ 外枠 ４ 一チップパターン領域
Claims (1)
- 【請求項１】 複数の同一パターンである一チップパタ
ーンが縦横に並べて形成される板状の本体と、この本体
の周囲に取付けられる外枠とを有する半導体装置製造用
フォトレチクルにおいて、前記外枠に隣接するとともに
一チップパターン領域を区画するスクライブ線に沿って
形成される第１のローテーションマークの形状と隣接す
る前記一チップパターン領域を区画するスクライブ線に
沿って形成される第２のローテーションマークの形状と
は異なることを特徴とする半導体装置製造用フォトレチ
クル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5120192A JPH05259019A (ja) | 1992-03-10 | 1992-03-10 | 半導体装置製造用フォトレチクル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5120192A JPH05259019A (ja) | 1992-03-10 | 1992-03-10 | 半導体装置製造用フォトレチクル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259019A true JPH05259019A (ja) | 1993-10-08 |
Family
ID=12880285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5120192A Withdrawn JPH05259019A (ja) | 1992-03-10 | 1992-03-10 | 半導体装置製造用フォトレチクル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259019A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115732315A (zh) * | 2022-11-02 | 2023-03-03 | 长鑫存储技术有限公司 | 半导体器件及其制作方法 |
-
1992
- 1992-03-10 JP JP5120192A patent/JPH05259019A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115732315A (zh) * | 2022-11-02 | 2023-03-03 | 长鑫存储技术有限公司 | 半导体器件及其制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5786267A (en) | Method of making a semiconductor wafer with alignment marks | |
| US8043928B2 (en) | Efficient provision of alignment marks on semiconductor wafer | |
| EP0096224B1 (en) | Positioning method for mask set used in ic fabrication | |
| JP7249994B2 (ja) | フォトリソグラフィマスクを整列させる方法及び半導体材料のウェファの集積回路を製造する対応する工程 | |
| JPH11345866A (ja) | 半導体デバイスおよび位置合せの方法 | |
| US6893806B2 (en) | Multiple purpose reticle layout for selective printing of test circuits | |
| JPH01251631A (ja) | ウェハ | |
| JP3434593B2 (ja) | 半導体装置の製造方法 | |
| JPH06342745A (ja) | アライメント精度測定用マーク | |
| JP2647835B2 (ja) | ウェハーの露光方法 | |
| JP3110796B2 (ja) | レチクルアライメント方法及び露光装置 | |
| US6410350B1 (en) | Detecting die speed variations | |
| JPS62125620A (ja) | 半導体装置の製造方法 | |
| JPH0222530B2 (ja) | ||
| JPH04348343A (ja) | 縮小投影露光装置用レチクル | |
| JPH0318012A (ja) | 縮小投影露光装置用レチクル | |
| JPH08222509A (ja) | 基板及びその製造方法 | |
| JP2000206668A (ja) | パタ―ン露光マスクおよびパタ―ン露光方法 | |
| JPS59161033A (ja) | フオトマスク | |
| JP2015184526A (ja) | フォトマスク及び半導体装置の製造方法 | |
| JPH10229036A (ja) | 半導体装置の製造方法 | |
| KR19980029867A (ko) | 반도체 장치의 레티클 레이아웃 | |
| JPH0222533B2 (ja) | ||
| JPH10312949A (ja) | 露光方法及びそれに用いるレチクル | |
| JPS63309953A (ja) | フオトマスク |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |