JPH05267207A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05267207A JPH05267207A JP6051592A JP6051592A JPH05267207A JP H05267207 A JPH05267207 A JP H05267207A JP 6051592 A JP6051592 A JP 6051592A JP 6051592 A JP6051592 A JP 6051592A JP H05267207 A JPH05267207 A JP H05267207A
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- gas
- contact hole
- oxide film
- mixed gas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 8
- 238000004519 manufacturing process Methods 0.000 title abstract description 11
- 239000007789 gas Substances 0.000 claims abstract description 16
- 238000000992 sputter etching Methods 0.000 claims description 11
- 229910052731 fluorine Inorganic materials 0.000 claims description 5
- 239000011737 fluorine Substances 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 4
- 239000011261 inert gas Substances 0.000 claims description 4
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052786 argon Inorganic materials 0.000 abstract description 5
- 238000005530 etching Methods 0.000 abstract description 4
- 229910052782 aluminium Inorganic materials 0.000 abstract description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052751 metal Inorganic materials 0.000 abstract description 3
- 239000002184 metal Substances 0.000 abstract description 3
- 125000001153 fluoro group Chemical group F* 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 良好なコンタクトを得ることが可能な半導体
装置の製造方法を提供することである。 【構成】 アルゴン等の不活性ガスとフッ素系ガス（Ｓ
Ｆ6 、ＣＦ4 等）との混合ガスを用いてスパッタエッチ
ングを行い、コンタクトホ―ル４下の第１導電層２表面
に形成されている自然酸化膜５を除去する。上記混合ガ
スを用いることにより、第１導電層２の露出表面のダメ
ージを大幅に低減することができる。このようにして自
然酸化膜５を除去した後、アルミニウム等の金属をスパ
ッタリングして第２導電層６を形成する。
装置の製造方法を提供することである。 【構成】 アルゴン等の不活性ガスとフッ素系ガス（Ｓ
Ｆ6 、ＣＦ4 等）との混合ガスを用いてスパッタエッチ
ングを行い、コンタクトホ―ル４下の第１導電層２表面
に形成されている自然酸化膜５を除去する。上記混合ガ
スを用いることにより、第１導電層２の露出表面のダメ
ージを大幅に低減することができる。このようにして自
然酸化膜５を除去した後、アルミニウム等の金属をスパ
ッタリングして第２導電層６を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。
に関する。
【０００２】
【従来の技術】シリコン集積回路等の半導体装置では、
コンタクトホ―ル下の第１導電層表面に形成された自然
酸化膜を除去した後に、コンタクトホ―ルを介して第１
導電層上に第２導電層を形成するのが通例である。従来
はアルゴンガスを用いてスパッタエッチングを行い、自
然酸化膜を除去していた。
コンタクトホ―ル下の第１導電層表面に形成された自然
酸化膜を除去した後に、コンタクトホ―ルを介して第１
導電層上に第２導電層を形成するのが通例である。従来
はアルゴンガスを用いてスパッタエッチングを行い、自
然酸化膜を除去していた。
【０００３】
【発明が解決しようとする課題】上記従来の方法では、
アルゴンガスのみを用いてスパッタエッチングを行って
いたので、コンタクトホール下の第１導電層の露出表面
のダメージが大きくなり、良好なコンタクトを得ること
が困難であった。
アルゴンガスのみを用いてスパッタエッチングを行って
いたので、コンタクトホール下の第１導電層の露出表面
のダメージが大きくなり、良好なコンタクトを得ること
が困難であった。
【０００４】本発明の目的は、良好なコンタクトを得る
ことが可能な半導体装置の製造方法を提供することであ
る。
ことが可能な半導体装置の製造方法を提供することであ
る。
【０００５】
【課題を解決するための手段】本発明は、不活性ガスと
フッ素系ガスとの混合ガスを用いてスパッタエッチング
を行い、自然酸化膜を除去するものである。
フッ素系ガスとの混合ガスを用いてスパッタエッチング
を行い、自然酸化膜を除去するものである。
【０００６】
【実施例】図１は、実施例の製造工程を示した説明図で
ある。１はシリコン基板、２は第１導電層（例えばＭＯ
Ｓトランジスタのソ―ス／ドレイン用拡散層）、３は絶
縁層（例えばＭＯＳトランジスタの層間絶縁層）、４は
コンタクトホ―ル、５は自然酸化膜、６は第２導電層
（例えばアルミニウム等の金属層）である。
ある。１はシリコン基板、２は第１導電層（例えばＭＯ
Ｓトランジスタのソ―ス／ドレイン用拡散層）、３は絶
縁層（例えばＭＯＳトランジスタの層間絶縁層）、４は
コンタクトホ―ル、５は自然酸化膜、６は第２導電層
（例えばアルミニウム等の金属層）である。
【０００７】図２は、図１に示した方法に用いる製造装
置の構成を示した説明図であり、その構成は従来よりあ
る一般的なものである。１１はロ―ドロック室、１２は
スパッタエッチング室、１３は搬送室、１４はスパッタ
室であり、各室間は開閉自在に仕切られている。
置の構成を示した説明図であり、その構成は従来よりあ
る一般的なものである。１１はロ―ドロック室、１２は
スパッタエッチング室、１３は搬送室、１４はスパッタ
室であり、各室間は開閉自在に仕切られている。
【０００８】つぎに図１（Ａ）〜（Ｃ）並びに図２を参
照して、本実施例の製造方法の説明を行う。
照して、本実施例の製造方法の説明を行う。
【０００９】（Ａ）コンタクトホ―ル４が形成されたシ
リコンウエハを、ロ―ドロック室１１および搬送室１３
を通してスパッタエッチング室１２に搬入する。搬入さ
れた段階では、コンタクトホ―ル領域に自然酸化膜５が
形成されている。
リコンウエハを、ロ―ドロック室１１および搬送室１３
を通してスパッタエッチング室１２に搬入する。搬入さ
れた段階では、コンタクトホ―ル領域に自然酸化膜５が
形成されている。
【００１０】（Ｂ）アルゴン（Ａｒ）等の不活性ガスと
フッ素系ガス（ＳＦ6 、ＣＦ4 等）との混合ガス（例え
ば、ＳＦ6 ：Ａｒ＝１：１）を用いてスパッタエッチン
グを行い、コンタクトホ―ル４下の第１導電層２表面に
形成されている自然酸化膜５を除去する。上記混合ガス
を用いると、フッ素ラジカルによる化学的反応を伴うの
で、従来のアルゴンガスのみを用いたスパッタエッチン
グに比べて数十倍のエッチングレ―トを得ることができ
る。逆にいえば、スパッタエッチングを行う際の電力密
度を従来よりも低くしても、従来と同等のエッチングレ
―トを得ることができるのである。したがって、コンタ
クトホール下の第１導電層２の露出表面のダメージを大
幅に低減することができる。
フッ素系ガス（ＳＦ6 、ＣＦ4 等）との混合ガス（例え
ば、ＳＦ6 ：Ａｒ＝１：１）を用いてスパッタエッチン
グを行い、コンタクトホ―ル４下の第１導電層２表面に
形成されている自然酸化膜５を除去する。上記混合ガス
を用いると、フッ素ラジカルによる化学的反応を伴うの
で、従来のアルゴンガスのみを用いたスパッタエッチン
グに比べて数十倍のエッチングレ―トを得ることができ
る。逆にいえば、スパッタエッチングを行う際の電力密
度を従来よりも低くしても、従来と同等のエッチングレ
―トを得ることができるのである。したがって、コンタ
クトホール下の第１導電層２の露出表面のダメージを大
幅に低減することができる。
【００１１】（Ｃ）自然酸化膜５を除去したシリコンウ
エハを搬送室１３を通してスパッタリング室１４に搬入
する。そして、アルミニウム等の金属をスパッタリング
して第２導電層６を形成する。第１導電層２表面のダメ
ージが小さいので、第１導電層２と第２導電層６との間
では良好なコンタクトが得られる。
エハを搬送室１３を通してスパッタリング室１４に搬入
する。そして、アルミニウム等の金属をスパッタリング
して第２導電層６を形成する。第１導電層２表面のダメ
ージが小さいので、第１導電層２と第２導電層６との間
では良好なコンタクトが得られる。
【００１２】第２導電層６が形成されたシリコンウエハ
を、搬送室１３およびロ―ドロック室１１を通して装置
外部に搬出する。
を、搬送室１３およびロ―ドロック室１１を通して装置
外部に搬出する。
【００１３】なお、いうまでもないが、上記スパッタエ
ッチング、スパッタリング等の一連の工程は、大気にさ
らされることなく行われる。
ッチング、スパッタリング等の一連の工程は、大気にさ
らされることなく行われる。
【００１４】本発明の製造方法は、シリコン基板表面に
形成された不純物拡散層を第１導電層として用いる場合
の他、高融点金属層や高融点金属シリサイド層を第１導
電層として用いる場合等にも適用可能である。
形成された不純物拡散層を第１導電層として用いる場合
の他、高融点金属層や高融点金属シリサイド層を第１導
電層として用いる場合等にも適用可能である。
【００１５】
【発明の効果】本発明では、自然酸化膜を除去する際に
不活性ガスとフッ素系ガスとの混合ガスを用いてスパッ
タエッチングを行うので、コンタクトホール下の第１導
電層の露出表面のダメージを大幅に低減することができ
る。したがって、第１導電層と第２導電層との間で良好
なコンタクトを得ることが可能となる。
不活性ガスとフッ素系ガスとの混合ガスを用いてスパッ
タエッチングを行うので、コンタクトホール下の第１導
電層の露出表面のダメージを大幅に低減することができ
る。したがって、第１導電層と第２導電層との間で良好
なコンタクトを得ることが可能となる。
【図１】実施例の製造工程を示した説明図である。
【図２】図１に示した製造方法に用いる製造装置の構成
を示した説明図である。
を示した説明図である。
１……シリコン基板 ２……第１導電層 ４……コンタクトホ―ル ５……自然酸化膜 ６……第２導電層
Claims (1)
- 【請求項１】 不活性ガスとフッ素系ガスとの混合ガス
を用いてスパッタエッチングを行うことにより、半導体
基板の主面側に形成されたコンタクトホ―ル下の第１導
電層表面に形成された自然酸化膜を除去する第１工程
と、 上記第１工程の後上記半導体基板を大気にさらさない状
態に保持し、上記コンタクトホ―ルを介して上記第１導
電層上に第２導電層を形成する第２工程とを有すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6051592A JPH05267207A (ja) | 1992-03-17 | 1992-03-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6051592A JPH05267207A (ja) | 1992-03-17 | 1992-03-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267207A true JPH05267207A (ja) | 1993-10-15 |
Family
ID=13144535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6051592A Pending JPH05267207A (ja) | 1992-03-17 | 1992-03-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267207A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6864183B2 (en) | 2002-04-26 | 2005-03-08 | Renesas Technology Corp. | Method for manufacturing a semiconductor device |
| KR100507281B1 (ko) * | 2001-12-31 | 2005-08-09 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시장치의 비아홀 형성 방법 |
| KR100744246B1 (ko) * | 2005-12-28 | 2007-07-30 | 동부일렉트로닉스 주식회사 | 반도체소자의 금속배선 형성 방법 |
| JP2007294994A (ja) * | 2007-06-25 | 2007-11-08 | Renesas Technology Corp | 半導体装置の製造方法 |
-
1992
- 1992-03-17 JP JP6051592A patent/JPH05267207A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100507281B1 (ko) * | 2001-12-31 | 2005-08-09 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시장치의 비아홀 형성 방법 |
| US6864183B2 (en) | 2002-04-26 | 2005-03-08 | Renesas Technology Corp. | Method for manufacturing a semiconductor device |
| KR100744246B1 (ko) * | 2005-12-28 | 2007-07-30 | 동부일렉트로닉스 주식회사 | 반도체소자의 금속배선 형성 방법 |
| JP2007294994A (ja) * | 2007-06-25 | 2007-11-08 | Renesas Technology Corp | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5236868A (en) | Formation of titanium nitride on semiconductor wafer by reaction of titanium with nitrogen-bearing gas in an integrated processing system | |
| EP0063916B1 (en) | Semiconductor intregrated circuits and manufacturing process thereof | |
| US4708904A (en) | Semiconductor device and a method of manufacturing the same | |
| JP2809087B2 (ja) | 配線形成方法 | |
| JP2003282571A (ja) | 半導体装置の製造方法 | |
| JPH05267207A (ja) | 半導体装置の製造方法 | |
| JPS628512B2 (ja) | ||
| JPH07130680A (ja) | 半導体装置の製造方法 | |
| JPH0722417A (ja) | アルミニウム配線の形成方法 | |
| JP2001185549A (ja) | 半導体装置の製造方法 | |
| JPS59150421A (ja) | 半導体装置の製造方法 | |
| KR100200484B1 (ko) | 반도체 장치의 금속 배선 형성방법 | |
| JP2001110895A (ja) | 金属配線の形成方法 | |
| JP3292154B2 (ja) | 半導体装置の製造方法 | |
| JP2006294909A (ja) | 半導体装置の製造方法 | |
| KR100234542B1 (ko) | 반도체장치의 제조방법 | |
| JPH01204449A (ja) | Ｖｌｓｉ用銅配線方法 | |
| JPS584930A (ja) | ホトレジスト剥離方法 | |
| KR0140639B1 (ko) | 구리실리사이드 형성방법 | |
| JP3237755B2 (ja) | 半導体装置の製造方法 | |
| JPH07240461A (ja) | 半導体装置の製造方法 | |
| JPH03190260A (ja) | ウエハ処理装置およびそれを用いた半導体集積回路装置の製造方法 | |
| JP2005327884A (ja) | 半導体装置の製造方法 | |
| JPH02165656A (ja) | 半導体装置の製造方法 | |
| JP3082318B2 (ja) | ドライエッチング装置 |