JPH0286313A - 半導体スイッチ回路の過電流保護回路 - Google Patents
半導体スイッチ回路の過電流保護回路Info
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- JPH0286313A JPH0286313A JP23819788A JP23819788A JPH0286313A JP H0286313 A JPH0286313 A JP H0286313A JP 23819788 A JP23819788 A JP 23819788A JP 23819788 A JP23819788 A JP 23819788A JP H0286313 A JPH0286313 A JP H0286313A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野〕
本発明は、スイッチング用半導体素子の一種であるＩ
Ｇ Ｂ Ｔ （Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐ
ｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を用いた半導体スイ
ッチ回路で、特にＩ ＧＢＴのエミッタ及びゲートを共
通に接続したコンプリメンタリハーフブリッジ回路の過
電流保護回路に関する。
Ｇ Ｂ Ｔ （Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐ
ｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を用いた半導体スイ
ッチ回路で、特にＩ ＧＢＴのエミッタ及びゲートを共
通に接続したコンプリメンタリハーフブリッジ回路の過
電流保護回路に関する。
Ｉ ＧＢＴ素子は、バイポーラトランジスタの有する高
耐圧、大容量化が容易であるという長所と、パワーＭＯ
３ＦＥＴの有する高速なスイッチングが可能で、ドライ
ブも容易であるという長所とをあわせもった新しいデイ
バスとして注目されている。
耐圧、大容量化が容易であるという長所と、パワーＭＯ
３ＦＥＴの有する高速なスイッチングが可能で、ドライ
ブも容易であるという長所とをあわせもった新しいデイ
バスとして注目されている。
第３図にＮチャネルＩＧＢＴの等価回路をしめす。Ｎチ
ャネルＭＯ３ＦＥＴＩ、ＮＰＮ）ランジスタ２．ＰＮＰ
）ランジスタ３．及びトランジスタ２のベース・エミッ
タ間短絡抵抗４からなり、ＭＯ３ＦＥＴＩのドレイン・
ソース間とトランジスタ２のエミッタ・コレクタ間が並
列接続され、トランジスタ２，３はサイリースタ回路を
形成するものとして表すことができる。
ャネルＭＯ３ＦＥＴＩ、ＮＰＮ）ランジスタ２．ＰＮＰ
）ランジスタ３．及びトランジスタ２のベース・エミッ
タ間短絡抵抗４からなり、ＭＯ３ＦＥＴＩのドレイン・
ソース間とトランジスタ２のエミッタ・コレクタ間が並
列接続され、トランジスタ２，３はサイリースタ回路を
形成するものとして表すことができる。
前記ＮチャネルＩＧＢＴをオンさせる時は、ゲート・エ
ミッタ間に順バイアス電圧をかける。その結果、ＭＯ３
ＦＥＴＩにチャネルが形成され、該ＭＯＳ Ｆ ＥＴ
１が導通状態になり、ＰＮＰ ）ランジスタ３のエミッ
タ・ベース間が順バイアスされることにより導通が開始
する。
ミッタ間に順バイアス電圧をかける。その結果、ＭＯ３
ＦＥＴＩにチャネルが形成され、該ＭＯＳ Ｆ ＥＴ
１が導通状態になり、ＰＮＰ ）ランジスタ３のエミッ
タ・ベース間が順バイアスされることにより導通が開始
する。
逆に、本素子をオフさせる時はゲート・エミッタ間に逆
バイアス電圧をかける。この結果、ＭＯ３ＦＥＴＩはオ
フになり、ＰＮＰ ）ランジスタ３のベース電流が流れ
なくなり、該トランジスタ３がオフし、その結果Ｉ Ｇ
ＢＴがオフする。
バイアス電圧をかける。この結果、ＭＯ３ＦＥＴＩはオ
フになり、ＰＮＰ ）ランジスタ３のベース電流が流れ
なくなり、該トランジスタ３がオフし、その結果Ｉ Ｇ
ＢＴがオフする。
ところで、本素子は前述のようにトランジスタ２．３に
よる寄生サイリスタを有する。そのためコレクタ電流が
所定値以上になるとラフチアツブという現象（寄生サイ
リスタがターンオンしてしまう現象）を生じ、コレクタ
電流が遮断できなくなってしまう場合がある。このラッ
チアップ現象はＩＧＥＴの素子破壊に直結するので、こ
れを生じないように過電流保護することが必要となる。
よる寄生サイリスタを有する。そのためコレクタ電流が
所定値以上になるとラフチアツブという現象（寄生サイ
リスタがターンオンしてしまう現象）を生じ、コレクタ
電流が遮断できなくなってしまう場合がある。このラッ
チアップ現象はＩＧＥＴの素子破壊に直結するので、こ
れを生じないように過電流保護することが必要となる。
このようなＩＧＢＴの過電流保護を行う場合は、電流レ
ベルをラッチアップ電流以下に抑えなけれはノよらない
。
ベルをラッチアップ電流以下に抑えなけれはノよらない
。
第３図においてＩＧＢＴにオフゲート信号を与えると、
まずＮチャネルＭＯ３ＦＥＴＩがターンオフする。Ｌ負
荷時にコレクタ電流が急には減少できないために、ＦＥ
ＴＩのドレイン・ソース間を流れていた電流が、ＰＮＰ
）ランジスタ３のコレクタに移る。このため抵抗４の
電圧降下が大きぐなり、トランジスタ２のベース・エミ
ッタ間が順バイアスされ該トランジスタが導通し、トラ
ンジスタ２．３による寄生サイリスタがターンオンして
しまう。このようにターンオフ時はオン状態よりもラッ
チアップしやすいので、過電流時のターンオフはゆるや
かに行わなければならない。
まずＮチャネルＭＯ３ＦＥＴＩがターンオフする。Ｌ負
荷時にコレクタ電流が急には減少できないために、ＦＥ
ＴＩのドレイン・ソース間を流れていた電流が、ＰＮＰ
）ランジスタ３のコレクタに移る。このため抵抗４の
電圧降下が大きぐなり、トランジスタ２のベース・エミ
ッタ間が順バイアスされ該トランジスタが導通し、トラ
ンジスタ２．３による寄生サイリスタがターンオンして
しまう。このようにターンオフ時はオン状態よりもラッ
チアップしやすいので、過電流時のターンオフはゆるや
かに行わなければならない。
出願人は先に特願昭６３−１８６９４８号として、第２
図に示すようなＩＧＢＴの駆動回路における過電流保護
回路を出願した。
図に示すようなＩＧＢＴの駆動回路における過電流保護
回路を出願した。
第２図中、１２は制御回路から送られる制御信号を絶縁
して伝えるフォトカプラー であり、また、抵抗９ｄ、
９ｅ、９ｆ、９ｇ、９ｈ、ダイオード６ｃ、ツェナーダ
イオード７ｂ及びトランジスタ１０ ｃ 、 １０ｄで
ＯＮ１０ Ｆ Ｆ信号回路１３が形成され、さらにトラ
ンジスタ１０ａ、１０ｂはＯＮ回路１４、ＯＦＦ回路１
５のスイッチとして存在する。
して伝えるフォトカプラー であり、また、抵抗９ｄ、
９ｅ、９ｆ、９ｇ、９ｈ、ダイオード６ｃ、ツェナーダ
イオード７ｂ及びトランジスタ１０ ｃ 、 １０ｄで
ＯＮ１０ Ｆ Ｆ信号回路１３が形成され、さらにトラ
ンジスタ１０ａ、１０ｂはＯＮ回路１４、ＯＦＦ回路１
５のスイッチとして存在する。
直列接続した順バイアス電源５ａと逆バイアス電源５ｂ
との接続中点がＩＧＢＴＩＩのエミッタに接続され、こ
れら電源５ａ、５ｂに前記スイッチとしてのトランジス
タ１０ａ、１０ｂがエミッタ相互を接続して直列接続さ
れ、該トランジスタＬＯａ。
との接続中点がＩＧＢＴＩＩのエミッタに接続され、こ
れら電源５ａ、５ｂに前記スイッチとしてのトランジス
タ１０ａ、１０ｂがエミッタ相互を接続して直列接続さ
れ、該トランジスタＬＯａ。
１０ｂの接続中点は抵抗９ａを介してＩＧＢＴＩＩのゲ
ートに接続される。
ートに接続される。
ＮＰＮ ｌ−ランジスタ８のコレクタが抵抗９ｃを介し
て前記抵抗９ａとＩＧＢＴＩＩのゲートとの接続中点に
接続され、同トランジスタ８のエミッタがダイオード６
ｂを介して逆バイアス電源５ｂの正極とＩ ＧＢＴのエ
ミッタとの接続中点に接続されて該トランジスタ８及び
ダイオード６ｂで放電回路１７を形成した。この放電回
路１７は、後述の過電流検出器１６の出力を受けてＩＧ
ＢＴＩＩのゲート・エミッタ間容量の蓄積電荷を抵抗値
の大きなゲート抵抗９ｃによって放電するものである。
て前記抵抗９ａとＩＧＢＴＩＩのゲートとの接続中点に
接続され、同トランジスタ８のエミッタがダイオード６
ｂを介して逆バイアス電源５ｂの正極とＩ ＧＢＴのエ
ミッタとの接続中点に接続されて該トランジスタ８及び
ダイオード６ｂで放電回路１７を形成した。この放電回
路１７は、後述の過電流検出器１６の出力を受けてＩＧ
ＢＴＩＩのゲート・エミッタ間容量の蓄積電荷を抵抗値
の大きなゲート抵抗９ｃによって放電するものである。
また、トランジスタ８のベースがツェナーダイオード７
ａ及びダイオード６ｅを介してトランジスタ１０ａ、１
０ｂと抵抗９ａとの接続中点に接続され、さらにダイオ
ード６ｅとツェナーダイオード７ａとの中点はダイオー
ド６ａを介してＩ ＧＢＴｌｌのコレクタに接続される
ようにして、これらダイオード６ｅ、６ａ及びツェナー
ダイオード７ａで、Ｉ Ｇ Ｂ Ｔｌｌのコレクタ・エ
ミッタ間電圧を監視し、これが上昇することにより過電
流を検出する過電流検出器１６を形成する。
ａ及びダイオード６ｅを介してトランジスタ１０ａ、１
０ｂと抵抗９ａとの接続中点に接続され、さらにダイオ
ード６ｅとツェナーダイオード７ａとの中点はダイオー
ド６ａを介してＩ ＧＢＴｌｌのコレクタに接続される
ようにして、これらダイオード６ｅ、６ａ及びツェナー
ダイオード７ａで、Ｉ Ｇ Ｂ Ｔｌｌのコレクタ・エ
ミッタ間電圧を監視し、これが上昇することにより過電
流を検出する過電流検出器１６を形成する。
このようにして、前記ＯＮ１０ Ｆ Ｆ信号回路１３に
過電流検出回路１６からの出力を導入するとともに、こ
のＯＮ１０ Ｆ Ｆ信号回路１３にこの出力を受けてＯ
Ｎ回路１４をオフさせることによりＩＧＢＴのゲート・
エミッタ間への順バイアス電圧の印加経路を遮断する機
能を持たせた。
過電流検出回路１６からの出力を導入するとともに、こ
のＯＮ１０ Ｆ Ｆ信号回路１３にこの出力を受けてＯ
Ｎ回路１４をオフさせることによりＩＧＢＴのゲート・
エミッタ間への順バイアス電圧の印加経路を遮断する機
能を持たせた。
次に、動作を説明すると、通常時は、順バイアス時には
フォトカプラー１２のフォトトランジスタをオンさせる
ので、ＯＮ１０ Ｆ Ｆ信・号回路１３のトランジスタ
１０ｃ、１０ｄはオフする。そのため、ＯＮ回路１４の
トランジスタ１０ａは順バイアスされ導通し、ＯＦＦ回
路１５のトランジスタ１０ｂは逆バイアスされオフする
。その結果、順バイアス電源５ａの電圧がトランジスタ
１０ａ、抵抗９ａを介してＩＧＢＴＩＩのゲート・エミ
ッタ間に印加され、該ＩＧＢＴＩＩはオンする。
フォトカプラー１２のフォトトランジスタをオンさせる
ので、ＯＮ１０ Ｆ Ｆ信・号回路１３のトランジスタ
１０ｃ、１０ｄはオフする。そのため、ＯＮ回路１４の
トランジスタ１０ａは順バイアスされ導通し、ＯＦＦ回
路１５のトランジスタ１０ｂは逆バイアスされオフする
。その結果、順バイアス電源５ａの電圧がトランジスタ
１０ａ、抵抗９ａを介してＩＧＢＴＩＩのゲート・エミ
ッタ間に印加され、該ＩＧＢＴＩＩはオンする。
一方、逆バイアス時にはフォトカプラー１２のフォトト
ランジスタをオフさせるので、トランジスタ１０ａは逆
バイアスされオフし、トランジスタ１０ｂは順バイアス
導通する。その結果逆バイアス電源５ｂの電圧が抵抗９
ａ、トランジスタ１０ｂを介してＩＧＢＴＩＩのゲート
・エミッタ間に印加され、該ＩＧＢＴＩＩはオフする。
ランジスタをオフさせるので、トランジスタ１０ａは逆
バイアスされオフし、トランジスタ１０ｂは順バイアス
導通する。その結果逆バイアス電源５ｂの電圧が抵抗９
ａ、トランジスタ１０ｂを介してＩＧＢＴＩＩのゲート
・エミッタ間に印加され、該ＩＧＢＴＩＩはオフする。
次に、過電流時の動作について説明する。順バイアス時
にＩＣＢＴＩＩのコレクタ・エミッタ間電圧が、過電流
検出回路１６のツェナーダイオード７ａのツェナー電圧
と、放電回路１７のＮＰＮ）ランジスタ８のベース・エ
ミッタ間ダイオードの順バイアス電圧降下分と、ダイオ
ード６ｂの順電圧降下分との和を越えると、ＮＰＮ）ラ
ンジスタ８のベース・エミッタ間には、電源５ａの電圧
が、抵抗９ｆ、ツェナーダイオード７ａを介して印加さ
れ、そのためベース・エミッタ間は順バイアスされ該ト
ランジスタは導通する。この時ＩＧＢＴＩＩのゲート・
エミッタ間は、抵抗９Ｃ１放電回路１７のトランジスタ
８、及びダイオード６ｂによって短絡される。このダイ
オード６ｂは、通常のターンオフ時にカソード・アノー
ド間に電源５ｂの電圧をもたせることにより、トランジ
スタ８を保護するものである。
にＩＣＢＴＩＩのコレクタ・エミッタ間電圧が、過電流
検出回路１６のツェナーダイオード７ａのツェナー電圧
と、放電回路１７のＮＰＮ）ランジスタ８のベース・エ
ミッタ間ダイオードの順バイアス電圧降下分と、ダイオ
ード６ｂの順電圧降下分との和を越えると、ＮＰＮ）ラ
ンジスタ８のベース・エミッタ間には、電源５ａの電圧
が、抵抗９ｆ、ツェナーダイオード７ａを介して印加さ
れ、そのためベース・エミッタ間は順バイアスされ該ト
ランジスタは導通する。この時ＩＧＢＴＩＩのゲート・
エミッタ間は、抵抗９Ｃ１放電回路１７のトランジスタ
８、及びダイオード６ｂによって短絡される。このダイ
オード６ｂは、通常のターンオフ時にカソード・アノー
ド間に電源５ｂの電圧をもたせることにより、トランジ
スタ８を保護するものである。
以上によりゲート・エミッタ間を短絡し、ＩＧＢＴＩＩ
のコレクタ電流を遮断する。
のコレクタ電流を遮断する。
また、この時、０Ｎ１０ＦＦ信号回路１３のツェナーダ
イオード７ｂのツェナー電圧とＮＰＮ トランジスタ１
０ｃのベース・エミッタ間ダイオードの順バイアス電圧
降下分との和を、ツェナーダイオード７ａのツェナー電
圧とＮＰＮ）ランジスタ８のベース・エミッタ間ダイオ
ードの順バイアス電圧降下分とダイオード６ｂの順電圧
降下分と逆バイアス電源５ｂの電圧との和を等しくして
おくと、前記過電流時にツェナーダイオード７ｂが導通
し、ＮＰＮ トランジスタ１０ｃは順バイアスされ該ト
ランジスタはオンする。従ってトランジスタ１０ａは逆
バイアスされオフする。一方、この時トランジスタ１０
ｄのベース・エミッタ間は、ダイオード６Ｃによって順
バイアス電圧は印加されない。そのため、トランジスタ
１０ｄはオンせず、従ってトランジスタ１０ｂはオフ状
態のままである。
イオード７ｂのツェナー電圧とＮＰＮ トランジスタ１
０ｃのベース・エミッタ間ダイオードの順バイアス電圧
降下分との和を、ツェナーダイオード７ａのツェナー電
圧とＮＰＮ）ランジスタ８のベース・エミッタ間ダイオ
ードの順バイアス電圧降下分とダイオード６ｂの順電圧
降下分と逆バイアス電源５ｂの電圧との和を等しくして
おくと、前記過電流時にツェナーダイオード７ｂが導通
し、ＮＰＮ トランジスタ１０ｃは順バイアスされ該ト
ランジスタはオンする。従ってトランジスタ１０ａは逆
バイアスされオフする。一方、この時トランジスタ１０
ｄのベース・エミッタ間は、ダイオード６Ｃによって順
バイアス電圧は印加されない。そのため、トランジスタ
１０ｄはオンせず、従ってトランジスタ１０ｂはオフ状
態のままである。
その結果、抵抗値の大きいゲート抵抗によって蓄積電荷
をゆっくりと放電することが可能となる。
をゆっくりと放電することが可能となる。
そのためラッチアップすることなく、過電流を遮断する
ことができる。
ことができる。
このように第２図に示すＩ ＧＢＴの過電流保護回路は
、ラッチアップすることな（過電流保護を行うことがで
きるので、ＩＧＢＴをより広範ｖＩｉＺ＆用途に適応で
きるという利点をもたらすものである。
、ラッチアップすることな（過電流保護を行うことがで
きるので、ＩＧＢＴをより広範ｖＩｉＺ＆用途に適応で
きるという利点をもたらすものである。
しかし、主回路電源の正極に接続された素子及び主回路
電源の負極に接続された素子の２つともＩ ＧＢＴによ
るコンプリメンタリハーフブリッジ回路の場合、これら
の駆動回路の構成を考えると前記の過電流保護回路が２
組必要となる。従って、第２図に示した従来の過電流保
護回路では、回路構成がきわめて複雑になってしまう。
電源の負極に接続された素子の２つともＩ ＧＢＴによ
るコンプリメンタリハーフブリッジ回路の場合、これら
の駆動回路の構成を考えると前記の過電流保護回路が２
組必要となる。従って、第２図に示した従来の過電流保
護回路では、回路構成がきわめて複雑になってしまう。
本発明の目的は前記従来例の不都合を解消し、コンプリ
・メンタリハーフブリッジ回路の場合でも簡単な回路構
成ですむ半導体スイッチ回路の過電流保護回路を提供す
ることにある。
・メンタリハーフブリッジ回路の場合でも簡単な回路構
成ですむ半導体スイッチ回路の過電流保護回路を提供す
ることにある。
本発明は前記目的を達成するため、主回路電源の正極に
接続されたＮチャネルＩＧＢＴと、主回路電源の負極に
接続されたＰチャネルＩＧＢＴとのエミッタ及びゲート
を共通に接続してコンプリメンタリハーフブリッジ回路
を形成する半導体スイッチ回路において、該回路のＩＧ
ＢＴのゲート・エミッタ間に信号を印加してＩ ＧＢＴ
をオン、オフさせる駆動回路と、このゲート・エミッタ
間を短絡する短絡回路と、各Ｉ ＧＢＴのコレクタ電位
の増大により過電流を検出する過電流検出回路とを設け
、該過電流検出回路の過電流検出時に前記駆動回路から
ゲート・エミッタ間に与える信号を遮断し、短絡回路に
よりゲート・エミッタ間を短絡することを要旨とするも
のである。
接続されたＮチャネルＩＧＢＴと、主回路電源の負極に
接続されたＰチャネルＩＧＢＴとのエミッタ及びゲート
を共通に接続してコンプリメンタリハーフブリッジ回路
を形成する半導体スイッチ回路において、該回路のＩＧ
ＢＴのゲート・エミッタ間に信号を印加してＩ ＧＢＴ
をオン、オフさせる駆動回路と、このゲート・エミッタ
間を短絡する短絡回路と、各Ｉ ＧＢＴのコレクタ電位
の増大により過電流を検出する過電流検出回路とを設け
、該過電流検出回路の過電流検出時に前記駆動回路から
ゲート・エミッタ間に与える信号を遮断し、短絡回路に
よりゲート・エミッタ間を短絡することを要旨とするも
のである。
本発明によれば、過電流検出回路の過電流検出時にこれ
を駆動回路にフィードバックして該駆動回路からＩ Ｇ
ＢＴのゲート・エミッタ間に与える信号を遮断する。同
時に駆動回路からの出力で短絡回路によりＩ ＧＢＴの
ゲート・エミッタ間が短絡され、過電流となったＩＧＢ
Ｔのゲート・エミッタ間の蓄積電荷は放電される。
を駆動回路にフィードバックして該駆動回路からＩ Ｇ
ＢＴのゲート・エミッタ間に与える信号を遮断する。同
時に駆動回路からの出力で短絡回路によりＩ ＧＢＴの
ゲート・エミッタ間が短絡され、過電流となったＩＧＢ
Ｔのゲート・エミッタ間の蓄積電荷は放電される。
以下、図面について本発明の実施例を詳細に説明する。
第１図は本発明の半導体スイッチ回路の１実施例を示す
回路図で、前記従来例を示す第２図と同一構成要素には
同一参照符号を付したものである。
回路図で、前記従来例を示す第２図と同一構成要素には
同一参照符号を付したものである。
図中１１ａは半導体スイッチング素子としてのＩＧＢＴ
であるが、ＮチャネルＩＧＢＴ１１ａは主回路電源の正
極に接続された素子（以下上アーム素子と称す）であり
、ＰチャネルＩ Ｇ Ｂ Ｔｌ１ｂは主回路電源の負極
に接続された素子（以下下アーム素子と称す）であり、
これらＩ Ｇ Ｂ Ｔｌ１ａ、Ｉｌｂはエミッタ及びゲ
ートを共通に接続したコンプリメンタリハーフブリッジ
回路を形成する。
であるが、ＮチャネルＩＧＢＴ１１ａは主回路電源の正
極に接続された素子（以下上アーム素子と称す）であり
、ＰチャネルＩ Ｇ Ｂ Ｔｌ１ｂは主回路電源の負極
に接続された素子（以下下アーム素子と称す）であり、
これらＩ Ｇ Ｂ Ｔｌ１ａ、Ｉｌｂはエミッタ及びゲ
ートを共通に接続したコンプリメンタリハーフブリッジ
回路を形成する。
このようなＩ Ｇ Ｂ Ｔ１１ａ、１１ｂによる半導体
スイッチ回路に対し、直列接続した順バイアス電源５ａ
と逆バイアス電源５ｂとの接続中点がＩＧＢＴｌｌａ、
１“１ｂの共通接続したエミッタに接続され、電源５
ａ、５ｂの直列接続回路にスイッチ１００′ と１０ｄ
′の直列接続回路が並列接続され、該スイッチ１０ｃ′
と１０ｄ′の接続中点が抵抗１９ｃを介してＩ Ｇ Ｂ
Ｔ１１ａ、１１ｂの共通接続されたゲートに接続され
る。
スイッチ回路に対し、直列接続した順バイアス電源５ａ
と逆バイアス電源５ｂとの接続中点がＩＧＢＴｌｌａ、
１“１ｂの共通接続したエミッタに接続され、電源５
ａ、５ｂの直列接続回路にスイッチ１００′ と１０ｄ
′の直列接続回路が並列接続され、該スイッチ１０ｃ′
と１０ｄ′の接続中点が抵抗１９ｃを介してＩ Ｇ Ｂ
Ｔ１１ａ、１１ｂの共通接続されたゲートに接続され
る。
図中１３はＯＮ１０ Ｆ Ｆ信号回路で、前記スイッチ
１００′ と１０ｄ ’のオン、オフ制御を行うもので
ある。このようにして、電源−５ａ、５ｂ、スイッチ１
０ｃ ’ ＋ １０ｄ ’及びＯＮ１０ Ｆ Ｆ信号回
路１３でＩ Ｇ Ｂ Ｔｌ１ａ、Ｉｌｂのゲート・エミ
ッタ間に信号を印加してオン、オフさせる駆動回路が形
成される。
１００′ と１０ｄ ’のオン、オフ制御を行うもので
ある。このようにして、電源−５ａ、５ｂ、スイッチ１
０ｃ ’ ＋ １０ｄ ’及びＯＮ１０ Ｆ Ｆ信号回
路１３でＩ Ｇ Ｂ Ｔｌ１ａ、Ｉｌｂのゲート・エミ
ッタ間に信号を印加してオン、オフさせる駆動回路が形
成される。
また、Ｉ Ｇ Ｂ Ｔ１１ａ、１１ｂのゲート・エミッ
タ間にスイッチ１０ｅと抵抗１９ｆの直列接続回路によ
る短絡回路が形成され、このスイッチ１０ｅも０Ｎ１０
ＦＦ信号回路１３の信号でオン、オフされるようにした
。
タ間にスイッチ１０ｅと抵抗１９ｆの直列接続回路によ
る短絡回路が形成され、このスイッチ１０ｅも０Ｎ１０
ＦＦ信号回路１３の信号でオン、オフされるようにした
。
さらに、スイッチ１０ｃ ’ ＋ ｌＯｄ ’の直列接
続回路に、トランジスタ８ａと抵抗１９ｄの直列接続回
路及び抵抗１９ｅとトランジスタ８ｂの直列接続回路と
がそれぞれ並列接続され、トランジスタ８ａのベースは
抵抗１９ａ及びダイオード６ａを介してＩＧＢＴｌｌａ
のコレクタに、トランジスタ８ｂのベースは抵抗１９ｂ
及びダイオード６ｂを介してＩＧ Ｂ Ｔｌｌ ｂのコ
レクタに接続されることにより、過電流検出回路１６が
形成される。
続回路に、トランジスタ８ａと抵抗１９ｄの直列接続回
路及び抵抗１９ｅとトランジスタ８ｂの直列接続回路と
がそれぞれ並列接続され、トランジスタ８ａのベースは
抵抗１９ａ及びダイオード６ａを介してＩＧＢＴｌｌａ
のコレクタに、トランジスタ８ｂのベースは抵抗１９ｂ
及びダイオード６ｂを介してＩＧ Ｂ Ｔｌｌ ｂのコ
レクタに接続されることにより、過電流検出回路１６が
形成される。
この過電流検出回路１６は、各Ｉ Ｇ Ｂ Ｔ１１ａ、
１１ｂのコレクタ電位の増大により過電流を検出するも
のである。
１１ｂのコレクタ電位の増大により過電流を検出するも
のである。
トランジスタ８ａ、８ｂがオフし、論理ゲート回路２０
ａ、２０ｂのトランジスタ８ａ、８ｂのコレクタへの接
続点の電位がＬになったことを知らせる信号と、ＯＮ１
０ Ｆ Ｆ信号回路１３からのスイッチ１０ｃ 、
１０ｄ ’のオン信号とを論理ゲート回路２０ａ、２０
ｂに導入し、該論理ゲート回路２０ａ、２０ｂの出力を
ＯＮ１０ Ｆ Ｆ信号回路１３へ導入するようにした。
ａ、２０ｂのトランジスタ８ａ、８ｂのコレクタへの接
続点の電位がＬになったことを知らせる信号と、ＯＮ１
０ Ｆ Ｆ信号回路１３からのスイッチ１０ｃ 、
１０ｄ ’のオン信号とを論理ゲート回路２０ａ、２０
ｂに導入し、該論理ゲート回路２０ａ、２０ｂの出力を
ＯＮ１０ Ｆ Ｆ信号回路１３へ導入するようにした。
図中６ｆ、６ｇは、それぞれＩ Ｇ Ｂ Ｔ１１ａ、１
１ｂのコレクタ・エミッタ間に接続されるダイオードで
ある。
１ｂのコレクタ・エミッタ間に接続されるダイオードで
ある。
次に、動作について説明する。
上アーム素子ＩＧＢＴ１１ａをオン、下アーム素子ＩＧ
Ｂ７１１ｂをオフする時は、０Ｎ１０ＦＦ信号回路１３
からスイッチ１００′にオン信号、スイッチ１０ｄ′に
オフ信号が送られる。すると、両ｉＧＢ Ｔ１１ａ、１
１ｂのゲート・エミッタ間には電源５ａの電圧がスイッ
チ１０ｃ、抵抗１９ｃを介して印加される。その結果、
ＩＧＢＴｌｌａはオンし、同ｌｌｂはオフする。この時
、ＩＧＢＴｌｌａが正常な導通状憇（コレクタ・エミッ
タ間電圧が充分低い）であれば、ＰＮＰ ）ランジスタ
８ａのエミッタ・ベース間には電源５ａの電圧が、抵抗
１９ａ、ダイオード６ａＳ ＩＧＢＴｌｌａのパスによ
り印加され、該トランジスタ８ａは導通ずる。よって、
該トランジスタ８ａのコレクタ（第１図のＡ点）の電圧
はＨになる。逆に上アーム素子ＩＧＢＴ１１ａをオフ、
下アーム素子ＩＧＢ７１１ｂをオンする時は、ＯＮ１０
Ｆ Ｆ信号回路１３からスイッチ１００′にオフ信号
、スイッチ１０ｄ′にオン信号が送られる。
Ｂ７１１ｂをオフする時は、０Ｎ１０ＦＦ信号回路１３
からスイッチ１００′にオン信号、スイッチ１０ｄ′に
オフ信号が送られる。すると、両ｉＧＢ Ｔ１１ａ、１
１ｂのゲート・エミッタ間には電源５ａの電圧がスイッ
チ１０ｃ、抵抗１９ｃを介して印加される。その結果、
ＩＧＢＴｌｌａはオンし、同ｌｌｂはオフする。この時
、ＩＧＢＴｌｌａが正常な導通状憇（コレクタ・エミッ
タ間電圧が充分低い）であれば、ＰＮＰ ）ランジスタ
８ａのエミッタ・ベース間には電源５ａの電圧が、抵抗
１９ａ、ダイオード６ａＳ ＩＧＢＴｌｌａのパスによ
り印加され、該トランジスタ８ａは導通ずる。よって、
該トランジスタ８ａのコレクタ（第１図のＡ点）の電圧
はＨになる。逆に上アーム素子ＩＧＢＴ１１ａをオフ、
下アーム素子ＩＧＢ７１１ｂをオンする時は、ＯＮ１０
Ｆ Ｆ信号回路１３からスイッチ１００′にオフ信号
、スイッチ１０ｄ′にオン信号が送られる。
すると、両Ｉ Ｇ Ｂ Ｔ１１ａ、１１ｂのエミッタ・
ゲート間には電源５ｂの電圧が抵抗１９ｃ１スイツチ１
０ｄ′を介して印加される。その結果、ＩＧＢＴｌｌａ
はオフし、同１１ｂはオンする。この時ＩＧＢＴＩｌｂ
が正常な導通状態であれば、ＮＰＮ トランジスタ８ｂ
のベース・エミッタ間には電源５ｂの電圧が、ＩＧＢ７
１１ｂ、ダイオード６ｂ、抵抗１９ｂのパスにより印加
され、該トランジスタ８ｂは導通ずる。よって該トラン
ジスタ８ｂのコレクタ（第１図のＢ点）の電位はＬにな
る。
ゲート間には電源５ｂの電圧が抵抗１９ｃ１スイツチ１
０ｄ′を介して印加される。その結果、ＩＧＢＴｌｌａ
はオフし、同１１ｂはオンする。この時ＩＧＢＴＩｌｂ
が正常な導通状態であれば、ＮＰＮ トランジスタ８ｂ
のベース・エミッタ間には電源５ｂの電圧が、ＩＧＢ７
１１ｂ、ダイオード６ｂ、抵抗１９ｂのパスにより印加
され、該トランジスタ８ｂは導通ずる。よって該トラン
ジスタ８ｂのコレクタ（第１図のＢ点）の電位はＬにな
る。
ところで、ＴＧＢＴｌｌａがオン時に過電流状態になり
、該ＩＣＢＴ１１ａのコレクタ・エミッタ間電圧が電源
５ａの電圧以上になると、正常の導通時には流れている
トランジスタ８ａの順バイアスベース電流が流れること
ができなくなり、従って該トランジスタ８ａはオフする
。よって前述のＡ点の電位はＬになる。従って、スイッ
チ１０ｃ′にオン信号が印加されていて、かつＡ点の電
位がＬになったとき、上アーム素子としてのＩ（：、Ｂ
ＴＩＩａが過電流状態になったことを意味するので、該
状態を論理ゲート回路２０ａによってＯＮ１０ Ｆ Ｆ
信号回路１３にフィードバックする。
、該ＩＣＢＴ１１ａのコレクタ・エミッタ間電圧が電源
５ａの電圧以上になると、正常の導通時には流れている
トランジスタ８ａの順バイアスベース電流が流れること
ができなくなり、従って該トランジスタ８ａはオフする
。よって前述のＡ点の電位はＬになる。従って、スイッ
チ１０ｃ′にオン信号が印加されていて、かつＡ点の電
位がＬになったとき、上アーム素子としてのＩ（：、Ｂ
ＴＩＩａが過電流状態になったことを意味するので、該
状態を論理ゲート回路２０ａによってＯＮ１０ Ｆ Ｆ
信号回路１３にフィードバックする。
これをうけた該回路１３はスイッチ１００′をオフにす
ると共に、スイッチ１０ｅをオンする。これによりＩ
Ｇ Ｂ Ｔ ｌｌａ、 ｌｌｂのゲート・エミッタ間は
抵抗１９ｆ、スイッチ１０ｅによって短絡される。従っ
て、１．Ｇ Ｂ Ｔｌ１ａのゲート・エミッタ間の蓄積
電荷は放電され、該ＩＧＢＴ１１ａはオフする（ＩＧＢ
７１１ｂはそのまま）。
ると共に、スイッチ１０ｅをオンする。これによりＩ
Ｇ Ｂ Ｔ ｌｌａ、 ｌｌｂのゲート・エミッタ間は
抵抗１９ｆ、スイッチ１０ｅによって短絡される。従っ
て、１．Ｇ Ｂ Ｔｌ１ａのゲート・エミッタ間の蓄積
電荷は放電され、該ＩＧＢＴ１１ａはオフする（ＩＧＢ
７１１ｂはそのまま）。
逆にＩＧＢ７１１ｂがオン時に一１過電流状態になり該
ＩＧＥＴ１１ｂのコレクタ・エミッタ間電圧が電源５ｂ
の電圧以上になると、正常の導通時には流れているトラ
ンジスタ８ｂの順バイアスベース電流が流れることがで
きな（なり、該トランジスタ８ｂはオフする。よって前
述のＢ点の電位はＨになる。従って、スイッチ１０ｄ′
にオン信号が印加されていて、かつＢ点の電位がＨにな
った時、下アーム素子としてのＩＧＢ７１１ｂが過電流
状態になったことを意味するので、該状態を論理ゲート
回路２０ｂによってＯＮ１０ Ｆ Ｆ信号回路１３にフ
ィードバックする。これを受けた該回路１３はスイッチ
１０ｄ ’をオフにすると共に、スイッチ１０ｅをオン
する。これによりＩＧＢ７１１ｂの蓄積電荷は、スイッ
チ１０ｅ 、抵抗１９ｆのパスによっ−て放電され、該
ＩＣ；ＢＴ１１ｂはオフする（ＩＧＢＴｌｌａはそのま
ま）。
ＩＧＥＴ１１ｂのコレクタ・エミッタ間電圧が電源５ｂ
の電圧以上になると、正常の導通時には流れているトラ
ンジスタ８ｂの順バイアスベース電流が流れることがで
きな（なり、該トランジスタ８ｂはオフする。よって前
述のＢ点の電位はＨになる。従って、スイッチ１０ｄ′
にオン信号が印加されていて、かつＢ点の電位がＨにな
った時、下アーム素子としてのＩＧＢ７１１ｂが過電流
状態になったことを意味するので、該状態を論理ゲート
回路２０ｂによってＯＮ１０ Ｆ Ｆ信号回路１３にフ
ィードバックする。これを受けた該回路１３はスイッチ
１０ｄ ’をオフにすると共に、スイッチ１０ｅをオン
する。これによりＩＧＢ７１１ｂの蓄積電荷は、スイッ
チ１０ｅ 、抵抗１９ｆのパスによっ−て放電され、該
ＩＣ；ＢＴ１１ｂはオフする（ＩＧＢＴｌｌａはそのま
ま）。
以上述べたように本発明の半導体スイッチ回路の過電流
保護回路は、半導体スイッチ素子としてのＩ （１，Ｂ
Ｔをエミッタ及びゲート同士を共通接続してコンプリメ
ンタリハーフブリッジ回路を形成する場合においても、
簡単な回路構成によって過電流保護を行うことができる
ので、駆動回路の簡素化、低価格、高信鯨性化が図れる
ものである。
保護回路は、半導体スイッチ素子としてのＩ （１，Ｂ
Ｔをエミッタ及びゲート同士を共通接続してコンプリメ
ンタリハーフブリッジ回路を形成する場合においても、
簡単な回路構成によって過電流保護を行うことができる
ので、駆動回路の簡素化、低価格、高信鯨性化が図れる
ものである。
第１図は本発明の半導体スイッチ回路の過電流保護回路
の１実施例を示す回路図、第２図は従来例を示す回路図
、第３図はＩＧＢＴの等価回路図である。 １・・・ＮチャネルＭＯ３ＦＥＴ ２・・・ＮＰＮ）ランジスタ ３・・・ＰＮＰ ）ランジスタ ４・・・抵抗５ａ・・
・順バイアス電源 ５ｂ・・・逆バイアス電源６ａ〜
６ｇ・・・ダイオード ７ａ、７ｂ・・・ツェナーダイオード ８・・・ＮＰＮ トランジスタ ８ａ・・・ＰＮＰ ｌ
−ランジスタ８ｂ・・・ＮＰＮ Ｉ−ランジスタ９ａ〜
９ｈ・・・抵抗１０ａ〜１０ｄ・・・トランジスタ １０ｃ 、１０ｄ’ 、１０ｅ−スイッチ１１・・・
ＩＧＢＴ １１ａ・”ＮチャネルＩ ＧＥＴ ｌｌｂ・・・ＰチャネルＩＧＢＴ １２・・・フォトカプラ １４・・・ＯＮ回路 １６・・・過電流検出回路 １９ａ〜１９ｆ・・・抵抗 １３・・・ＯＮ１０ Ｆ Ｆ信号回路 １５・・・ＯＦＦ回路 １７・・・放電回路 ２０ａ、２０ｂ・・・論理ゲート回路
の１実施例を示す回路図、第２図は従来例を示す回路図
、第３図はＩＧＢＴの等価回路図である。 １・・・ＮチャネルＭＯ３ＦＥＴ ２・・・ＮＰＮ）ランジスタ ３・・・ＰＮＰ ）ランジスタ ４・・・抵抗５ａ・・
・順バイアス電源 ５ｂ・・・逆バイアス電源６ａ〜
６ｇ・・・ダイオード ７ａ、７ｂ・・・ツェナーダイオード ８・・・ＮＰＮ トランジスタ ８ａ・・・ＰＮＰ ｌ
−ランジスタ８ｂ・・・ＮＰＮ Ｉ−ランジスタ９ａ〜
９ｈ・・・抵抗１０ａ〜１０ｄ・・・トランジスタ １０ｃ 、１０ｄ’ 、１０ｅ−スイッチ１１・・・
ＩＧＢＴ １１ａ・”ＮチャネルＩ ＧＥＴ ｌｌｂ・・・ＰチャネルＩＧＢＴ １２・・・フォトカプラ １４・・・ＯＮ回路 １６・・・過電流検出回路 １９ａ〜１９ｆ・・・抵抗 １３・・・ＯＮ１０ Ｆ Ｆ信号回路 １５・・・ＯＦＦ回路 １７・・・放電回路 ２０ａ、２０ｂ・・・論理ゲート回路
Claims (1)
- 主回路電源の正極に接続されたＮチャネルＩＧＢＴと、
ま回路電源の負極に接続されたＰチャネルＩＧＢＴとの
エミッタ及びゲートを共通に接続してコンプリメンタリ
ハーフブリッジ回路を形成する半導体スイッチ回路にお
いて、該回路のＩＧＢＴのゲート・エミッタ間に信号を
印加してＩＧＢＴをオン、オフさせる駆動回路と、この
ゲート・エミッタ間を短絡する短絡回路と、各ＩＧＢＴ
のコレクタ電位の増大により過電流を検出する過電流検
出回路とを設け、該過電流検出回路の過電流検出時に前
記駆動回路からゲート・エミッタ間に与える信号を遮断
し、短絡回路によりゲート・エミッタ間を短絡すること
を特徴とする半導体スイッチ回路の過電流保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23819788A JPH0286313A (ja) | 1988-09-22 | 1988-09-22 | 半導体スイッチ回路の過電流保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23819788A JPH0286313A (ja) | 1988-09-22 | 1988-09-22 | 半導体スイッチ回路の過電流保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0286313A true JPH0286313A (ja) | 1990-03-27 |
Family
ID=17026601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23819788A Pending JPH0286313A (ja) | 1988-09-22 | 1988-09-22 | 半導体スイッチ回路の過電流保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0286313A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6078205A (en) * | 1997-03-27 | 2000-06-20 | Hitachi, Ltd. | Circuit device, drive circuit, and display apparatus including these components |
| WO2000065718A1 (fr) * | 1999-04-22 | 2000-11-02 | Zhongdu Liu | Interrupteur electrique a l'etat solide a deux extremites |
-
1988
- 1988-09-22 JP JP23819788A patent/JPH0286313A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6078205A (en) * | 1997-03-27 | 2000-06-20 | Hitachi, Ltd. | Circuit device, drive circuit, and display apparatus including these components |
| WO2000065718A1 (fr) * | 1999-04-22 | 2000-11-02 | Zhongdu Liu | Interrupteur electrique a l'etat solide a deux extremites |
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