JPH05275363A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05275363A JPH05275363A JP9894292A JP9894292A JPH05275363A JP H05275363 A JPH05275363 A JP H05275363A JP 9894292 A JP9894292 A JP 9894292A JP 9894292 A JP9894292 A JP 9894292A JP H05275363 A JPH05275363 A JP H05275363A
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- Japan
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- forming region
- ion implantation
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Abstract
(57)【要約】
【目的】 イオン注入時におけるチャージアップ現象を
有効に防止することが可能であり、たとえばゲート電極
のチャージアップによるゲート絶縁膜の破壊を有効に防
止することが可能な半導体装置の製造方法を提供するこ
と。 【構成】 半導体ウェーハ１上の素子非形成領域１４の
上に積層される絶縁層２を除去した後、素子形成領域１
２と素子非形成領域１４とを導電性薄膜９で覆い、素子
形成領域１２における導電性薄膜９の下部に位置する半
導体基板１に対して、ソース・ドレイン領域１０形成用
のイオン注入を行い、その後、導電性薄膜９を除去す
る。
有効に防止することが可能であり、たとえばゲート電極
のチャージアップによるゲート絶縁膜の破壊を有効に防
止することが可能な半導体装置の製造方法を提供するこ
と。 【構成】 半導体ウェーハ１上の素子非形成領域１４の
上に積層される絶縁層２を除去した後、素子形成領域１
２と素子非形成領域１４とを導電性薄膜９で覆い、素子
形成領域１２における導電性薄膜９の下部に位置する半
導体基板１に対して、ソース・ドレイン領域１０形成用
のイオン注入を行い、その後、導電性薄膜９を除去す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係わり、特に、イオン注入工程時に発生するおそれが
あるチャージアップ現象を有効に防止することができる
半導体装置の製造方法に関する。
に係わり、特に、イオン注入工程時に発生するおそれが
あるチャージアップ現象を有効に防止することができる
半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置を製造する過程においては、
半導体基板あるいは半導体基板の表面に積層される薄膜
に対して、不純物をドープするために、イオン注入工程
が必須となっている。たとえば、ＭＯＳトランジスタが
形成される半導体装置を製造する過程においては、半導
体基板の表面にソース・ドレイン領域などの不純物拡散
層を形成するために、図７に示すように、単結晶シリコ
ン製ウェーハで構成される半導体基板１の表面に、フィ
ールド絶縁膜３およびゲート絶縁膜２を形成し、その上
にゲート電極４を所定のパターンで成膜した後、半導体
基板１の表面に対して不純物のイオン注入がなされる。
半導体基板あるいは半導体基板の表面に積層される薄膜
に対して、不純物をドープするために、イオン注入工程
が必須となっている。たとえば、ＭＯＳトランジスタが
形成される半導体装置を製造する過程においては、半導
体基板の表面にソース・ドレイン領域などの不純物拡散
層を形成するために、図７に示すように、単結晶シリコ
ン製ウェーハで構成される半導体基板１の表面に、フィ
ールド絶縁膜３およびゲート絶縁膜２を形成し、その上
にゲート電極４を所定のパターンで成膜した後、半導体
基板１の表面に対して不純物のイオン注入がなされる。
【０００３】このイオン注入工程時に用いられる不純物
種としては、Phos，As，B，BF2 などのイオンが用いら
れる。これらのイオンは、プラスの電荷を持ったイオン
であることから、イオン注入時には、チャージアップ現
象により、ゲート電極４をプラスに帯電させる。また、
その結果として、半導体基板１側に、同量のマイナスの
電荷が誘起される。
種としては、Phos，As，B，BF2 などのイオンが用いら
れる。これらのイオンは、プラスの電荷を持ったイオン
であることから、イオン注入時には、チャージアップ現
象により、ゲート電極４をプラスに帯電させる。また、
その結果として、半導体基板１側に、同量のマイナスの
電荷が誘起される。
【０００４】このようなチャージアップ現象は、特に図
８に示すように、フィールド絶縁膜３上のゲート電極４
の面積ＡＦと、ゲート絶縁膜２上のゲート電極４の面積
ＡＧとの面積比ＡＦ／ＡＧが大きくなるほど、いわゆる
アンテナ効果により、より顕著になって現れ、場合によ
っては、ゲート絶縁膜２の破壊につながる。すなわち、
ゲート絶縁膜２のような薄い絶縁膜上に、イオン注入に
より発生する電荷が集中して、チャージアップ現象が強
調されることになる。
８に示すように、フィールド絶縁膜３上のゲート電極４
の面積ＡＦと、ゲート絶縁膜２上のゲート電極４の面積
ＡＧとの面積比ＡＦ／ＡＧが大きくなるほど、いわゆる
アンテナ効果により、より顕著になって現れ、場合によ
っては、ゲート絶縁膜２の破壊につながる。すなわち、
ゲート絶縁膜２のような薄い絶縁膜上に、イオン注入に
より発生する電荷が集中して、チャージアップ現象が強
調されることになる。
【０００５】
【発明が解決しようとする課題】このようなチャージア
ップ現象（プラス電荷による帯電）を防止するために、
イオン注入時に、エレクトロンシャワー（マイナス電荷
による中和）を導入する方法が知られている。ところ
が、このような方法でも、チャージアップ現象を有効に
解消することはできず、決定的な解決方法となっていな
い。
ップ現象（プラス電荷による帯電）を防止するために、
イオン注入時に、エレクトロンシャワー（マイナス電荷
による中和）を導入する方法が知られている。ところ
が、このような方法でも、チャージアップ現象を有効に
解消することはできず、決定的な解決方法となっていな
い。
【０００６】本発明は、このような実状に鑑みてなさ
れ、イオン注入時におけるチャージアップ現象を有効に
防止することが可能であり、たとえばゲート電極のチャ
ージアップによるゲート絶縁膜の破壊を有効に防止する
ことが可能な半導体装置の製造方法を提供することを目
的とする。
れ、イオン注入時におけるチャージアップ現象を有効に
防止することが可能であり、たとえばゲート電極のチャ
ージアップによるゲート絶縁膜の破壊を有効に防止する
ことが可能な半導体装置の製造方法を提供することを目
的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、半導体ウェーハ
上の素子非形成領域の上に積層される絶縁層を除去した
後、素子形成領域と素子非形成領域とを導電性薄膜で覆
い、素子形成領域における導電性薄膜の下部に位置する
半導体基板あるいは薄膜にイオン注入を行う。
に、本発明の半導体装置の製造方法は、半導体ウェーハ
上の素子非形成領域の上に積層される絶縁層を除去した
後、素子形成領域と素子非形成領域とを導電性薄膜で覆
い、素子形成領域における導電性薄膜の下部に位置する
半導体基板あるいは薄膜にイオン注入を行う。
【０００８】
【作用】本発明の半導体装置の製造方法では、半導体ウ
ェーハ上の素子非形成領域の上に積層される絶縁層を除
去した後、素子形成領域と素子非形成領域とを導電性薄
膜で覆うので、導電性薄膜は、素子非形成領域に対して
導通状態となる。そして、導電性薄膜を成膜した後、た
とえばソース・ドレイン領域形成用のイオン注入を行
う。その際には、たとえばゲート電極に対して蓄積され
るべきプラスの電荷が、導電性薄膜を通して、たとえば
スクライブラインから成る素子非形成領域方向に逃がさ
れる。したがって、イオン注入時に発生するおそれがあ
るチャージアップ現象を有効に防止することができる。
本発明の方法を、ＭＯＳトランジスタにおけるソース・
ドレイン領域を形成するためのイオン注入時に用いれ
ば、ゲート電極に対するチャージアップ現象を有効に防
止することが可能になり、その結果、ゲート絶縁膜の破
壊を有効に防止することができる。
ェーハ上の素子非形成領域の上に積層される絶縁層を除
去した後、素子形成領域と素子非形成領域とを導電性薄
膜で覆うので、導電性薄膜は、素子非形成領域に対して
導通状態となる。そして、導電性薄膜を成膜した後、た
とえばソース・ドレイン領域形成用のイオン注入を行
う。その際には、たとえばゲート電極に対して蓄積され
るべきプラスの電荷が、導電性薄膜を通して、たとえば
スクライブラインから成る素子非形成領域方向に逃がさ
れる。したがって、イオン注入時に発生するおそれがあ
るチャージアップ現象を有効に防止することができる。
本発明の方法を、ＭＯＳトランジスタにおけるソース・
ドレイン領域を形成するためのイオン注入時に用いれ
ば、ゲート電極に対するチャージアップ現象を有効に防
止することが可能になり、その結果、ゲート絶縁膜の破
壊を有効に防止することができる。
【０００９】
【実施例】以下、本発明の一実施例に係る半導体装置の
製造方法について、図面を参照しつつ詳細に説明する。
図１〜６はそれぞれ本発明の一実施例に係る半導体装置
の製造過程を示す要部概略断面図である。
製造方法について、図面を参照しつつ詳細に説明する。
図１〜６はそれぞれ本発明の一実施例に係る半導体装置
の製造過程を示す要部概略断面図である。
【００１０】図１〜６に示す本発明の実施例は、本発明
の製造方法を用いて、ＭＯＳトランジスタが形成される
半導体装置を製造する例を示している。
の製造方法を用いて、ＭＯＳトランジスタが形成される
半導体装置を製造する例を示している。
【００１１】図１に示すように、本実施例では、たとえ
ば単結晶シリコン製半導体ウェーハで構成される半導体
基板１の表面に、フィールド絶縁膜３を形成し、フィー
ルド絶縁膜３により素子分離されている半導体基板１の
表面にゲート絶縁膜２を形成する。フィールド絶縁膜３
およびゲート絶縁膜２は、半導体基板の表面を熱酸化す
ることなどで形成され、一般にＳｉＯ2 で構成される。
フィールド絶縁膜３の膜厚は、特に限定されないが、た
とえば９５０ｎｍ程度である。フィールド絶縁膜３を形
成するための酸化温度も特に限定されないが、たとえば
１０００°Ｃ程度である。ゲート絶縁膜２の膜厚も特に
限定されないが、たとえば約４０ｎｍ程度である。ゲー
ト絶縁膜２を形成する際には、素子形成領域１２におけ
るフィールド酸化膜３間の半導体基板１の表面のみなら
ず、素子非形成領域１４であるスクライブライン８に相
当する半導体基板１の表面にもゲート絶縁膜２が同時に
形成される。なお、スクライブライン８の幅は、特に限
定されないが、たとえば１００μｍ程度である。
ば単結晶シリコン製半導体ウェーハで構成される半導体
基板１の表面に、フィールド絶縁膜３を形成し、フィー
ルド絶縁膜３により素子分離されている半導体基板１の
表面にゲート絶縁膜２を形成する。フィールド絶縁膜３
およびゲート絶縁膜２は、半導体基板の表面を熱酸化す
ることなどで形成され、一般にＳｉＯ2 で構成される。
フィールド絶縁膜３の膜厚は、特に限定されないが、た
とえば９５０ｎｍ程度である。フィールド絶縁膜３を形
成するための酸化温度も特に限定されないが、たとえば
１０００°Ｃ程度である。ゲート絶縁膜２の膜厚も特に
限定されないが、たとえば約４０ｎｍ程度である。ゲー
ト絶縁膜２を形成する際には、素子形成領域１２におけ
るフィールド酸化膜３間の半導体基板１の表面のみなら
ず、素子非形成領域１４であるスクライブライン８に相
当する半導体基板１の表面にもゲート絶縁膜２が同時に
形成される。なお、スクライブライン８の幅は、特に限
定されないが、たとえば１００μｍ程度である。
【００１２】次に、図２に示すように、素子形成領域１
２内のゲート絶縁膜２上に、ＭＯＳトランジスタを形成
するためのゲート電極４が所定のパターンで成膜され
る。ゲート電極４は、特に限定されないが、たとえばＣ
ＶＤ法で成膜されるポリシリコン膜で構成される。ま
た、ポリシリコンとシリサイドとの積層膜であるポリサ
イド構造の膜であっても良い。このゲート電極４の膜厚
は、特に限定されないが、たとえば、たとえば２００ｎ
ｍ程度である。ゲート電極４の表面には、薄いライト酸
化膜１１が形成される。
２内のゲート絶縁膜２上に、ＭＯＳトランジスタを形成
するためのゲート電極４が所定のパターンで成膜され
る。ゲート電極４は、特に限定されないが、たとえばＣ
ＶＤ法で成膜されるポリシリコン膜で構成される。ま
た、ポリシリコンとシリサイドとの積層膜であるポリサ
イド構造の膜であっても良い。このゲート電極４の膜厚
は、特に限定されないが、たとえば、たとえば２００ｎ
ｍ程度である。ゲート電極４の表面には、薄いライト酸
化膜１１が形成される。
【００１３】次に、図３に示すように、素子非形成領域
１４のスクライブライン８に対応する半導体基板１の表
面に積層してあるゲート絶縁膜８を、たとえばウエット
エッチング法により選択的に除去する。
１４のスクライブライン８に対応する半導体基板１の表
面に積層してあるゲート絶縁膜８を、たとえばウエット
エッチング法により選択的に除去する。
【００１４】その後、図４に示すように、素子形成領域
１２と素子非形成領域１４とを含む半導体基板１の表面
を、導電性薄膜９で覆う。導電性薄膜９で覆うことによ
り、この導電性薄膜９は、スクライブライン８で半導体
基板１に対して導通状態となる。この導電性薄膜９は、
特に限定されないが、たとえば、不純物がドープされて
導電性が高められたポリシリコン膜、あるいはタングス
テンシリサイドなどのシリサイド膜などで構成される。
これら膜は、ＣＶＤ法あるいはスパッタリング法などで
構成される。この導伝性薄膜９の膜厚は、たとえば１０
０ｎｍ以下程度である。この膜厚は、その後の工程で行
うイオン注入工程による不純物の導入が良好に行われる
ように決定される。
１２と素子非形成領域１４とを含む半導体基板１の表面
を、導電性薄膜９で覆う。導電性薄膜９で覆うことによ
り、この導電性薄膜９は、スクライブライン８で半導体
基板１に対して導通状態となる。この導電性薄膜９は、
特に限定されないが、たとえば、不純物がドープされて
導電性が高められたポリシリコン膜、あるいはタングス
テンシリサイドなどのシリサイド膜などで構成される。
これら膜は、ＣＶＤ法あるいはスパッタリング法などで
構成される。この導伝性薄膜９の膜厚は、たとえば１０
０ｎｍ以下程度である。この膜厚は、その後の工程で行
うイオン注入工程による不純物の導入が良好に行われる
ように決定される。
【００１５】次に、図５に示すように、半導体基板１の
表面におけるゲート電極４の両側に、ソース・ドレイン
領域１０，１０を形成するためのイオン注入を行う。イ
オン注入に用いられる不純物種としては、特に限定され
ず、得ようとするＭＯＳトランジスタの導電タイプに応
じて決定され、ＰチャネルＭＯＳトランジスタを得よう
とする場合には、イオン注入に際しては、Ｎ型の半導体
基板１に対してＰ型の不純物が用いられる。イオン注入
時の注入エネルギーおよびドーズ量は、不純物種の種類
や導電性薄膜９およびゲート絶縁膜２の膜厚などに応じ
て決定される。
表面におけるゲート電極４の両側に、ソース・ドレイン
領域１０，１０を形成するためのイオン注入を行う。イ
オン注入に用いられる不純物種としては、特に限定され
ず、得ようとするＭＯＳトランジスタの導電タイプに応
じて決定され、ＰチャネルＭＯＳトランジスタを得よう
とする場合には、イオン注入に際しては、Ｎ型の半導体
基板１に対してＰ型の不純物が用いられる。イオン注入
時の注入エネルギーおよびドーズ量は、不純物種の種類
や導電性薄膜９およびゲート絶縁膜２の膜厚などに応じ
て決定される。
【００１６】イオン注入に際しては、不純物種として、
プラスのイオンを用いることから、ゲート電極４に対し
てプラスの電荷が蓄積される傾向にあるが、このプラス
の電荷は、導電性薄膜９を通して、素子非形成領域１４
のスクライブライン８方向に行き、半導体基板１を通し
てアース接地へ逃がされる。したがって、イオン注入時
に発生するおそれがあるチャージアップ現象を有効に防
止することができる。したがって、チャージアップ現象
に基づく、ゲート絶縁膜２の破壊を有効に防止すること
ができる。
プラスのイオンを用いることから、ゲート電極４に対し
てプラスの電荷が蓄積される傾向にあるが、このプラス
の電荷は、導電性薄膜９を通して、素子非形成領域１４
のスクライブライン８方向に行き、半導体基板１を通し
てアース接地へ逃がされる。したがって、イオン注入時
に発生するおそれがあるチャージアップ現象を有効に防
止することができる。したがって、チャージアップ現象
に基づく、ゲート絶縁膜２の破壊を有効に防止すること
ができる。
【００１７】次に、図６に示すように、導電性薄膜９を
半導体基板１の表面から、ウェットエッチングあるいは
ドライエッチングを用いて取り除く。その際に、スクラ
イブラインに対応する半導体基板１の表面は、エッチン
グにより多少削られる可能性があるが、スクライブライ
ン８の部分は、後工程で各半導体チップに分割するため
の分割領域であることから、問題とならない。なお、ゲ
ート電極４の表面は、ライト酸化膜１１で覆われている
ので、ゲート電極４が削られることはない。導電性薄膜
９を取り除いた後あるいは取り除く前に、半導体基板１
は、熱処理され、イオン注入された不純物の拡散を行
い、ゲート電極４の両側に位置する半導体基板１の表面
に、ソース・ドレイン領域１０を形成し、半導体基板１
上に所定のパターンでＭＯＳトランジスタを形成する。
半導体基板１の表面から、ウェットエッチングあるいは
ドライエッチングを用いて取り除く。その際に、スクラ
イブラインに対応する半導体基板１の表面は、エッチン
グにより多少削られる可能性があるが、スクライブライ
ン８の部分は、後工程で各半導体チップに分割するため
の分割領域であることから、問題とならない。なお、ゲ
ート電極４の表面は、ライト酸化膜１１で覆われている
ので、ゲート電極４が削られることはない。導電性薄膜
９を取り除いた後あるいは取り除く前に、半導体基板１
は、熱処理され、イオン注入された不純物の拡散を行
い、ゲート電極４の両側に位置する半導体基板１の表面
に、ソース・ドレイン領域１０を形成し、半導体基板１
上に所定のパターンでＭＯＳトランジスタを形成する。
【００１８】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。例えば、上述した実施例では、ソース・ド
レイン領域を形成するために、イオン注入を行う実施例
について説明したが、本発明の方法は、これに限定され
ず、たとえばゲート電極となるポリシリコン層あるいは
ポリサイド層などに対してイオン注入を行う方法に対し
ても適用することが可能である。さらに、素子非形成領
域としては、スクライブラインに限定されず、その他の
素子非形成領域が例示される。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。例えば、上述した実施例では、ソース・ド
レイン領域を形成するために、イオン注入を行う実施例
について説明したが、本発明の方法は、これに限定され
ず、たとえばゲート電極となるポリシリコン層あるいは
ポリサイド層などに対してイオン注入を行う方法に対し
ても適用することが可能である。さらに、素子非形成領
域としては、スクライブラインに限定されず、その他の
素子非形成領域が例示される。
【００１９】
【発明の効果】以上説明してきたように、本発明によれ
ば、イオン注入を行うに際して、不純物種となるプラス
の電荷に起因して蓄積されるプラスの電荷が、導電性薄
膜を通して、たとえばスクライブラインから成る素子非
形成領域から半導体基板に逃がされる。したがって、イ
オン注入時に発生するおそれがあるチャージアップ現象
を有効に防止することができる。本発明の方法を、ＭＯ
Ｓトランジスタにおけるソース・ドレイン領域を形成す
るためのイオン注入時に用いれば、ゲート電極に対する
チャージアップ現象を有効に防止することが可能にな
り、その結果、ゲート絶縁膜の破壊を有効に防止するこ
とができる。
ば、イオン注入を行うに際して、不純物種となるプラス
の電荷に起因して蓄積されるプラスの電荷が、導電性薄
膜を通して、たとえばスクライブラインから成る素子非
形成領域から半導体基板に逃がされる。したがって、イ
オン注入時に発生するおそれがあるチャージアップ現象
を有効に防止することができる。本発明の方法を、ＭＯ
Ｓトランジスタにおけるソース・ドレイン領域を形成す
るためのイオン注入時に用いれば、ゲート電極に対する
チャージアップ現象を有効に防止することが可能にな
り、その結果、ゲート絶縁膜の破壊を有効に防止するこ
とができる。
【図１】本発明の一実施例に係る半導体装置の製造過程
を示す要部概略断面図である。
を示す要部概略断面図である。
【図２】本発明の一実施例に係る半導体装置の製造過程
を示す要部概略断面図である。
を示す要部概略断面図である。
【図３】本発明の一実施例に係る半導体装置の製造過程
を示す要部概略断面図である。
を示す要部概略断面図である。
【図４】本発明の一実施例に係る半導体装置の製造過程
を示す要部概略断面図である。
を示す要部概略断面図である。
【図５】本発明の一実施例に係る半導体装置の製造過程
を示す要部概略断面図である。
を示す要部概略断面図である。
【図６】本発明の一実施例に係る半導体装置の製造過程
を示す要部概略断面図である。
を示す要部概略断面図である。
【図７】従来例に係るイオン注入工程におけるチャージ
アップ現象を示す概略説明図である。
アップ現象を示す概略説明図である。
【図８】従来例に係るイオン注入工程におけるチャージ
アップ現象を示す概略説明図である。
アップ現象を示す概略説明図である。
１… 半導体基板 ２… ゲート絶縁膜 ３… フィールド絶縁膜 ４… ゲート電極 ８… スクライブライン ９… 導電性薄膜 １０… ソース・ドレイン領域 １１… ライト酸化膜 １２… 素子形成領域 １４… 素子非形成領域
Claims (3)
- 【請求項１】 半導体ウェーハ上の素子非形成領域の上
に積層される絶縁層を除去した後、素子形成領域と素子
非形成領域とを導電性薄膜で覆い、素子形成領域におけ
る導電性薄膜の下部に位置する半導体基板あるいは薄膜
にイオン注入を行うことを特徴とする半導体装置の製造
方法。 - 【請求項２】 上記素子非形成領域が、スクライブライ
ンであることを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項３】 上記イオン注入は、半導体基板の表面
に、ソース・ドレイン領域を形成するためのイオン注入
であることを特徴とする請求項１または２に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9894292A JPH05275363A (ja) | 1992-03-25 | 1992-03-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9894292A JPH05275363A (ja) | 1992-03-25 | 1992-03-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275363A true JPH05275363A (ja) | 1993-10-22 |
Family
ID=14233168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9894292A Pending JPH05275363A (ja) | 1992-03-25 | 1992-03-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275363A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9040426B2 (en) | 2011-11-14 | 2015-05-26 | Sumitomo Electric Device Innovations, Inc. | Method for manufacturing semiconductor device |
-
1992
- 1992-03-25 JP JP9894292A patent/JPH05275363A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9040426B2 (en) | 2011-11-14 | 2015-05-26 | Sumitomo Electric Device Innovations, Inc. | Method for manufacturing semiconductor device |
| US9299770B2 (en) | 2011-11-14 | 2016-03-29 | Sumitomo Electric Device Innovations, Inc. | Method for manufacturing semiconductor device |
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