JPH0528086A - Ｉ／ｏポートアドレス多重化方式 - Google Patents
Ｉ／ｏポートアドレス多重化方式Info
- Publication number
- JPH0528086A JPH0528086A JP17916791A JP17916791A JPH0528086A JP H0528086 A JPH0528086 A JP H0528086A JP 17916791 A JP17916791 A JP 17916791A JP 17916791 A JP17916791 A JP 17916791A JP H0528086 A JPH0528086 A JP H0528086A
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- JP
- Japan
- Prior art keywords
- address
- board
- port
- expansion board
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000002159 abnormal effect Effects 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
Abstract
(57)【要約】
【目的】 Ｉ／Ｏポートアドレスは多くの場合用途が固
定されている。そのためにＩ／Ｏバスに複数の拡張ボー
ドを接続すると、Ｉ／Ｏポートが不足したり、ソフトウ
ェアが正常に動作しない等の課題がある。本発明の目的
はこれら課題の解決にある。 【構成】 従来使用されているＩ／Ｏポートアドレスを
認識するためのアドレスデコード回路１と、拡張ボード
に設定されたボードアドレスを認識するためのアドレス
デコード回路２とを設ける。更に、データバッファ５、
ＡＮＤ回路７等、データ処理回路１０に対する入出力回
路を設ける。 【効果】 ソフトウェアから制御できるＩ／Ｏポートア
ドレスを増加し、複数の拡張ボードを使用する場合にＩ
／Ｏポートアドレスの衝突によるソフトウェアの異常動
作を防止する。
定されている。そのためにＩ／Ｏバスに複数の拡張ボー
ドを接続すると、Ｉ／Ｏポートが不足したり、ソフトウ
ェアが正常に動作しない等の課題がある。本発明の目的
はこれら課題の解決にある。 【構成】 従来使用されているＩ／Ｏポートアドレスを
認識するためのアドレスデコード回路１と、拡張ボード
に設定されたボードアドレスを認識するためのアドレス
デコード回路２とを設ける。更に、データバッファ５、
ＡＮＤ回路７等、データ処理回路１０に対する入出力回
路を設ける。 【効果】 ソフトウェアから制御できるＩ／Ｏポートア
ドレスを増加し、複数の拡張ボードを使用する場合にＩ
／Ｏポートアドレスの衝突によるソフトウェアの異常動
作を防止する。
Description
【０００１】
【産業上の利用分野】本発明は、Ｉ／Ｏポートアドレス
多重化方式に関し、さらに詳しくは、パーソナルコンピ
ュータ等のＩ／Ｏバスに接続される拡張ボードに対する
データの入出力において、拡張ボード上に２個のアドレ
スデコード回路を持つことにより、複数の拡張ボードで
同一のＩ／Ｏポートアドレスを使用することを可能とす
るハードウェア、およびこれらの２個のアドレスデコー
ド回路に対して別々にアドレス指定を行うことによって
このようなハードウェア構成を持つ拡張ボードを使用す
るソフトウェアによって実現するＩ／Ｏポートアドレス
多重化方式に関する。
多重化方式に関し、さらに詳しくは、パーソナルコンピ
ュータ等のＩ／Ｏバスに接続される拡張ボードに対する
データの入出力において、拡張ボード上に２個のアドレ
スデコード回路を持つことにより、複数の拡張ボードで
同一のＩ／Ｏポートアドレスを使用することを可能とす
るハードウェア、およびこれらの２個のアドレスデコー
ド回路に対して別々にアドレス指定を行うことによって
このようなハードウェア構成を持つ拡張ボードを使用す
るソフトウェアによって実現するＩ／Ｏポートアドレス
多重化方式に関する。
【０００２】
【従来の技術】外部Ｉ／Ｏバスに接続される拡張ボード
は、ＣＰＵがアドレスバス上に出力したＩ／Ｏアドレス
と拡張ボード上にｄｉｐスイッチ等で保持しているＩ／
Ｏアドレスをアドレスデコード回路で解析し、アドレス
バス上に出力されたＩ／Ｏアドレスと、拡張ボード上に
設定されているＩ／Ｏアドレスが一致した場合にのみボ
ード内のデータバスとパーソナルコンピュータ等のデー
タバスを接続することによって、ＣＰＵが指定したＩ／
Ｏアドレスに対してデータの入出力を行っている。
は、ＣＰＵがアドレスバス上に出力したＩ／Ｏアドレス
と拡張ボード上にｄｉｐスイッチ等で保持しているＩ／
Ｏアドレスをアドレスデコード回路で解析し、アドレス
バス上に出力されたＩ／Ｏアドレスと、拡張ボード上に
設定されているＩ／Ｏアドレスが一致した場合にのみボ
ード内のデータバスとパーソナルコンピュータ等のデー
タバスを接続することによって、ＣＰＵが指定したＩ／
Ｏアドレスに対してデータの入出力を行っている。
【０００３】
【発明が解決しようとする課題】しかしながら、ＣＰＵ
が入出力を行うことができるＩ／Ｏポートアドレスの個
数には限界があり、また、それらのＩ／Ｏポートアドレ
スの多くはコンピュータシステムであらかじめ使用目的
が決められている。このために、Ｉ／Ｏバスに複数の拡
張ボードを接続しようとした場合には、使用できるＩ／
Ｏポートが不足するか、あるいは同一のＩ／Ｏポートア
ドレスを複数の拡張ボードで使用しているためにソフト
ウェアが正常に動作しない等の問題が発生する場合があ
るという欠点があった。
が入出力を行うことができるＩ／Ｏポートアドレスの個
数には限界があり、また、それらのＩ／Ｏポートアドレ
スの多くはコンピュータシステムであらかじめ使用目的
が決められている。このために、Ｉ／Ｏバスに複数の拡
張ボードを接続しようとした場合には、使用できるＩ／
Ｏポートが不足するか、あるいは同一のＩ／Ｏポートア
ドレスを複数の拡張ボードで使用しているためにソフト
ウェアが正常に動作しない等の問題が発生する場合があ
るという欠点があった。
【０００４】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記欠点を解消することを可能とした新規なＩ／Ｏ
ポートアドレス多重化方式を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記欠点を解消することを可能とした新規なＩ／Ｏ
ポートアドレス多重化方式を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成する為
に、本発明に係るＩ／Ｏポートアドレス多重化方式は、
ハードウェアについては、従来使用されているＩ／Ｏポ
ートアドレスを認識するための第１のアドレスデコード
回路と、拡張ボードに設定されたボードアドレスを認識
するための第２のアドレスデコード回路と、ＣＰＵから
指定されたボードアドレスと拡張ボードに設定されたボ
ードアドレスが一致しかつＣＰＵから指定されたＩ／Ｏ
ポートアドレスと拡張ボードに設定されたＩ／Ｏポート
アドレスが一致した場合にのみデータの入出力が可能と
なるように構成された回路とを備えて構成され、また、
ソフトウェアについては、上記のハードウェアを使用す
るために拡張ボードに対する入出力を行う際に、ボード
アドレスの指定、およびＩ／Ｏポートアドレスの指定の
２段階のアドレス指定を行うことにより、複数の拡張ボ
ードに割り当てられたＩ／Ｏポートアドレスのなかから
目的の拡張ボード上のＩ／Ｏポートのみに対して入出力
を行うソフトウェア構成を有している。
に、本発明に係るＩ／Ｏポートアドレス多重化方式は、
ハードウェアについては、従来使用されているＩ／Ｏポ
ートアドレスを認識するための第１のアドレスデコード
回路と、拡張ボードに設定されたボードアドレスを認識
するための第２のアドレスデコード回路と、ＣＰＵから
指定されたボードアドレスと拡張ボードに設定されたボ
ードアドレスが一致しかつＣＰＵから指定されたＩ／Ｏ
ポートアドレスと拡張ボードに設定されたＩ／Ｏポート
アドレスが一致した場合にのみデータの入出力が可能と
なるように構成された回路とを備えて構成され、また、
ソフトウェアについては、上記のハードウェアを使用す
るために拡張ボードに対する入出力を行う際に、ボード
アドレスの指定、およびＩ／Ｏポートアドレスの指定の
２段階のアドレス指定を行うことにより、複数の拡張ボ
ードに割り当てられたＩ／Ｏポートアドレスのなかから
目的の拡張ボード上のＩ／Ｏポートのみに対して入出力
を行うソフトウェア構成を有している。
【０００６】
【実施例】次に本発明をその好ましい一実施例について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【０００７】図１は本発明の一実施例を示し、拡張ボー
ドアドレスを使用する場合のハードウェア構成を示して
いる。
ドアドレスを使用する場合のハードウェア構成を示して
いる。
【０００８】図１を参照するに、従来の拡張ボードを使
用しているＩ／Ｏポートアドレス認識のためのアドレス
デコード回路１のほかに拡張ボードのアドレスを認識す
るためのアドレスデコード回路２、および、アドレスデ
コード回路１の出力信号３とアドレスデコード回路２の
出力信号４からデータバッファ５を使用可能にするため
のゲート信号６を生成するためのＡＮＤ回路７を持って
いる。ＣＰＵ（図示せず）はアドレスバス８およびデー
タバス９を介してアドレスデコード回路１、２にそれぞ
れボードアドレス、Ｉ／Ｏポートアドレスを設定し、デ
ータバッファ５を使用可能にした後、データ処理回路１
０に対するデータ入出力を行うことが可能となる。
用しているＩ／Ｏポートアドレス認識のためのアドレス
デコード回路１のほかに拡張ボードのアドレスを認識す
るためのアドレスデコード回路２、および、アドレスデ
コード回路１の出力信号３とアドレスデコード回路２の
出力信号４からデータバッファ５を使用可能にするため
のゲート信号６を生成するためのＡＮＤ回路７を持って
いる。ＣＰＵ（図示せず）はアドレスバス８およびデー
タバス９を介してアドレスデコード回路１、２にそれぞ
れボードアドレス、Ｉ／Ｏポートアドレスを設定し、デ
ータバッファ５を使用可能にした後、データ処理回路１
０に対するデータ入出力を行うことが可能となる。
【０００９】図２は図１のアドレスデコード回路２の詳
細な構成を示している。拡張ボードのアドレスはアドレ
ス設定スイッチ２１に、ボードアドレス設定用のＩ／Ｏ
ポートのアドレスはアドレス設定スイッチ２２に設定さ
れる。ＡＮＤ回路２３は、アドレスバス８を介してＣＰ
Ｕから指定されたＩ／Ｏポートアドレスとアドレス設定
スイッチ２２に設定されたＩ／Ｏポートアドレスを比較
し、両者が一致した場合にゲート信号２４を出力する。
データバッファ２５はゲート信号２４が入力された場合
にのみ使用可能となる。ボードアドレス保持回路２６は
データバッファ２５が使用可能になったときにデータバ
ス９を介してＣＰＵから送られたボードアドレスのデー
タを読み込みその値を保持する。ＡＮＤ回路２７はアド
レス設定スイッチ２１に設定されたボードアドレスとボ
ードアドレス保持回路２６が保持しているボードアドレ
スを比較し、両者が一致した場合にのみアドレスデコー
ド回路出力信号４を出力する。
細な構成を示している。拡張ボードのアドレスはアドレ
ス設定スイッチ２１に、ボードアドレス設定用のＩ／Ｏ
ポートのアドレスはアドレス設定スイッチ２２に設定さ
れる。ＡＮＤ回路２３は、アドレスバス８を介してＣＰ
Ｕから指定されたＩ／Ｏポートアドレスとアドレス設定
スイッチ２２に設定されたＩ／Ｏポートアドレスを比較
し、両者が一致した場合にゲート信号２４を出力する。
データバッファ２５はゲート信号２４が入力された場合
にのみ使用可能となる。ボードアドレス保持回路２６は
データバッファ２５が使用可能になったときにデータバ
ス９を介してＣＰＵから送られたボードアドレスのデー
タを読み込みその値を保持する。ＡＮＤ回路２７はアド
レス設定スイッチ２１に設定されたボードアドレスとボ
ードアドレス保持回路２６が保持しているボードアドレ
スを比較し、両者が一致した場合にのみアドレスデコー
ド回路出力信号４を出力する。
【００１０】ソフトウェアから拡張ボード上のデータ処
理回路１０に対してデータの入出力を行う際の手順を以
下に示す。
理回路１０に対してデータの入出力を行う際の手順を以
下に示す。
【００１１】（１）、ＣＰＵからアドレスバス８を介し
てアドレスデコード回路２に設定されているＩ／Ｏポー
トアドレス（アドレス設定スイッチ２２に設定されたア
ドレス）を指定する。
てアドレスデコード回路２に設定されているＩ／Ｏポー
トアドレス（アドレス設定スイッチ２２に設定されたア
ドレス）を指定する。
【００１２】（２）、ＣＰＵからデータバス９を介して
アドレスデコード回路２内のボードアドレス保持回路２
６に対して拡張ボードアドレスを設定する。
アドレスデコード回路２内のボードアドレス保持回路２
６に対して拡張ボードアドレスを設定する。
【００１３】（３）、ＣＰＵからアドレスバス８を介し
てアドレスデコード回路１に設定されているＩ／Ｏポー
トアドレスを指定する。
てアドレスデコード回路１に設定されているＩ／Ｏポー
トアドレスを指定する。
【００１４】（４）、ＣＰＵからデータバス９、データ
バッファ５を介してデータ処理回路１０に対してデータ
の入出力を行う。
バッファ５を介してデータ処理回路１０に対してデータ
の入出力を行う。
【００１５】上記（１）〜（２）の手順によってボード
アドレス保持回路２６に設定されたボードアドレスは、
再度（１）〜（２）の手順を実行するまで保持されるた
めに、同じ拡張ボードに対するデータ入出力を行い繰り
返す場合には、（１）〜（２）の手順を１回実行した後
に（３）〜（４）の手順を繰り返す。
アドレス保持回路２６に設定されたボードアドレスは、
再度（１）〜（２）の手順を実行するまで保持されるた
めに、同じ拡張ボードに対するデータ入出力を行い繰り
返す場合には、（１）〜（２）の手順を１回実行した後
に（３）〜（４）の手順を繰り返す。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
拡張ボードに対する入出力を行うために使用するＩ／Ｏ
ポートアドレスを多重化することによってソフトウェア
から制御できるＩ／Ｏポートアドレスを増加し、複数の
拡張ボードを使用する場合にＩ／Ｏポートアドレスの衝
突によるソフトウェアの異常動作を防ぐことを可能とす
る。
拡張ボードに対する入出力を行うために使用するＩ／Ｏ
ポートアドレスを多重化することによってソフトウェア
から制御できるＩ／Ｏポートアドレスを増加し、複数の
拡張ボードを使用する場合にＩ／Ｏポートアドレスの衝
突によるソフトウェアの異常動作を防ぐことを可能とす
る。
【図１】ボードアドレスデコード回路を使用した拡張ボ
ードの一実施例を示すブロック構成図である。
ードの一実施例を示すブロック構成図である。
【図２】図１に示したボードアドレスデコード回路２の
一実施例を示すブロック構成図である。
一実施例を示すブロック構成図である。
１、２…アドレスデコード回路 ３、４…アドレスデコード回路出力信号 ５、２５…データバッファ ６、２４…ゲート信号 ７、２３、２７…ＡＮＤ回路 ８…アドレスバス ９…データバス １０…データ処理回路 ２１、２２…アドレス設定スイッチ ２６…ボードアドレス保持回路
Claims (1)
- 【特許請求の範囲】 【請求項１】 パーソナルコンピュータ等の外部Ｉ／Ｏ
バスに接続する拡張ボードにアドレスを割り当て、この
拡張ボードのアドレス、および従来から拡張ボードの制
御に使用されているＩ／Ｏポートアドレスのそれぞれに
対してアドレスを認識するための第１、第２のアドレス
デコード回路を用意し、これら第１、第２の２個のアド
レスデコード回路を組み合わせることによって、同一の
Ｉ／Ｏポートアドレスを複数の拡張ボードで使用するこ
とを可能とするハードウェア手段と、このような構成の
拡張ボードを使用し、ボードアドレスの指定とＩ／Ｏポ
ートアドレスの指定の２段階のアドレス指定を行うこと
により、ソフトウェアが使用できるＩ／Ｏポートの個数
を増加し、複数の拡張ボードで同一のＩ／Ｏポートアド
レスを使用していることが原因になって発生するプログ
ラムの異常動作を防ぐソフトウェア手段とを使用したこ
とを特徴とするＩ／Ｏポートアドレス多重化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17916791A JPH0528086A (ja) | 1991-07-19 | 1991-07-19 | Ｉ／ｏポートアドレス多重化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17916791A JPH0528086A (ja) | 1991-07-19 | 1991-07-19 | Ｉ／ｏポートアドレス多重化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528086A true JPH0528086A (ja) | 1993-02-05 |
Family
ID=16061112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17916791A Pending JPH0528086A (ja) | 1991-07-19 | 1991-07-19 | Ｉ／ｏポートアドレス多重化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528086A (ja) |
-
1991
- 1991-07-19 JP JP17916791A patent/JPH0528086A/ja active Pending
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