JPH0734192B2 - デ−タ入出力機器選択方式 - Google Patents
デ−タ入出力機器選択方式Info
- Publication number
- JPH0734192B2 JPH0734192B2 JP8315386A JP8315386A JPH0734192B2 JP H0734192 B2 JPH0734192 B2 JP H0734192B2 JP 8315386 A JP8315386 A JP 8315386A JP 8315386 A JP8315386 A JP 8315386A JP H0734192 B2 JPH0734192 B2 JP H0734192B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- data input
- output
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/0623—Address space extension for memory modules
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、中央処理装置に複数のデータ入出力機器を
接続したシステムにおけるデータ入出力機器選択方式に
関するものである。
接続したシステムにおけるデータ入出力機器選択方式に
関するものである。
中央処理装置に複数のデータ入出力機器を接続したシス
テムでは、接続されるデータ入出力機器の種類やその数
に応じて各データ入出力機器のアドレス設定を行う必要
がある。従来そのアドレス設定はシステムを構成する際
にハード的に固定していたが、非能率的であるとともに
設定ミスの恐れがある他、システム変更する場合にその
都度手作業で設定変更しなければならない欠点があっ
た。
テムでは、接続されるデータ入出力機器の種類やその数
に応じて各データ入出力機器のアドレス設定を行う必要
がある。従来そのアドレス設定はシステムを構成する際
にハード的に固定していたが、非能率的であるとともに
設定ミスの恐れがある他、システム変更する場合にその
都度手作業で設定変更しなければならない欠点があっ
た。
そこで近年、システムを構成したのちソフトウェアで各
データ入出力機器のアドレスを設定する方法が採られる
ようになってきている。この方法の場合、システムに接
続されるデータ入出力機器の種類や数に応じて各データ
入出力機器のアドレス設定を行うことが容易である他、
システムの拡張で接続されるデータ入出力機器の数を増
すなどのシステム変更があってもアドレス設定変更が非
常に容易である。
データ入出力機器のアドレスを設定する方法が採られる
ようになってきている。この方法の場合、システムに接
続されるデータ入出力機器の種類や数に応じて各データ
入出力機器のアドレス設定を行うことが容易である他、
システムの拡張で接続されるデータ入出力機器の数を増
すなどのシステム変更があってもアドレス設定変更が非
常に容易である。
第２図にそのソフトウェアで各データ入出力機器のアド
レス設定を行うシステムの一例を示す。このシステムで
は、中央処理装置（CPU）20に複数のデータ入出力機器2
1a〜21nがデータバス22,アドレスバス23,および信号線2
4を介して接続されている。各データ入出力機器21a〜21
nには、信号線24にディジーチェイン接続された優先度
選択回路25a〜25n,データバス22に接続されて中央処理
装置20から出力されるアドレスデータを記憶するアドレ
スジスタ26a〜26n,アドレスバス23に接続されて中央処
理装置20から出力されるアドレスデータとアドレスジス
タ26a〜26nに記憶されたアドレスデータとを比較する比
較回路27a〜27nおよびデータバス22に接続され比較回路
27a〜27nの出力に応じて開くデータ入出力ポート28a〜2
8nが備えられている。
レス設定を行うシステムの一例を示す。このシステムで
は、中央処理装置（CPU）20に複数のデータ入出力機器2
1a〜21nがデータバス22,アドレスバス23,および信号線2
4を介して接続されている。各データ入出力機器21a〜21
nには、信号線24にディジーチェイン接続された優先度
選択回路25a〜25n,データバス22に接続されて中央処理
装置20から出力されるアドレスデータを記憶するアドレ
スジスタ26a〜26n,アドレスバス23に接続されて中央処
理装置20から出力されるアドレスデータとアドレスジス
タ26a〜26nに記憶されたアドレスデータとを比較する比
較回路27a〜27nおよびデータバス22に接続され比較回路
27a〜27nの出力に応じて開くデータ入出力ポート28a〜2
8nが備えられている。
このシステムでは、まず次のようにして各データ入出力
機器21a〜21nのアドレス設定を行う。最初、優先度の１
番高いデータ入出力機器21aの優先度選択回路25aに中央
処理装置20から選択信号が与えられ、次に中央処理装置
20からデータバス22にデータ入出力機器21aに設定すべ
きアドレスデータが出力される。優先度選択回路25aに
選択信号が与えられている間はアドレスジスタ26aにデ
ータが記憶可能となり、前記アドレスデータがアドレス
ジスタ26aに記憶される。アドレスジスタ26aにアドレス
データが記憶されると、優先度選択回路25aから次のデ
ータ入出力機器21bの優先度選択回路25bに選択信号が与
えられ、中央処理装置20からデータ入出力機器21bに設
定すべきアドレスデータがデータバス22に出力され、ア
ドレスジスタ26bにアドレスデータが記憶される。この
ようにして各データ入出力機器21a〜21nのアドレスジス
タ26a〜26nにアドレスデータがそれぞれ記憶させるとア
ドレス設定動作が終了する。
機器21a〜21nのアドレス設定を行う。最初、優先度の１
番高いデータ入出力機器21aの優先度選択回路25aに中央
処理装置20から選択信号が与えられ、次に中央処理装置
20からデータバス22にデータ入出力機器21aに設定すべ
きアドレスデータが出力される。優先度選択回路25aに
選択信号が与えられている間はアドレスジスタ26aにデ
ータが記憶可能となり、前記アドレスデータがアドレス
ジスタ26aに記憶される。アドレスジスタ26aにアドレス
データが記憶されると、優先度選択回路25aから次のデ
ータ入出力機器21bの優先度選択回路25bに選択信号が与
えられ、中央処理装置20からデータ入出力機器21bに設
定すべきアドレスデータがデータバス22に出力され、ア
ドレスジスタ26bにアドレスデータが記憶される。この
ようにして各データ入出力機器21a〜21nのアドレスジス
タ26a〜26nにアドレスデータがそれぞれ記憶させるとア
ドレス設定動作が終了する。
上述のアドレス設定動作が終了して、中央処理装置20と
各データ入出力機器21a〜21nの間でデータの授受が行わ
れるときは、中央処理装置20からアドレスバス23に選択
されるべきデータ入出力機器21a〜21nのアドレスデータ
が出力される。そうすると、各データ入出力機器21a〜2
1nの比較回路27a〜27nで各アドレスジスタ26a〜26nに記
憶されたアドレスデータと前記アドレスデータとが比較
され、両者が一致したデータ入出力機器21a〜21nのデー
タ入出力ポート28a〜28nと中央処理装置20との間のデー
タ授受が可能になる。
各データ入出力機器21a〜21nの間でデータの授受が行わ
れるときは、中央処理装置20からアドレスバス23に選択
されるべきデータ入出力機器21a〜21nのアドレスデータ
が出力される。そうすると、各データ入出力機器21a〜2
1nの比較回路27a〜27nで各アドレスジスタ26a〜26nに記
憶されたアドレスデータと前記アドレスデータとが比較
され、両者が一致したデータ入出力機器21a〜21nのデー
タ入出力ポート28a〜28nと中央処理装置20との間のデー
タ授受が可能になる。
第２図に示した上述のようなシステムでは、アドレスバ
ス23のビット数によってシステムで設定可能なアドレス
の数が制限される。したがって、たとえばデータ入出力
機器21a〜21nに割りあてられたアドレスの数以上のデー
タ入出力機器21a〜21nをシステムに組み込むことができ
ないため、必要とするデータ入出力機器21a〜21nの増設
ができない場合がある。
ス23のビット数によってシステムで設定可能なアドレス
の数が制限される。したがって、たとえばデータ入出力
機器21a〜21nに割りあてられたアドレスの数以上のデー
タ入出力機器21a〜21nをシステムに組み込むことができ
ないため、必要とするデータ入出力機器21a〜21nの増設
ができない場合がある。
この発明の目的は、アドレスをアドレスバスのビット数
より多いビット数で設定することができるデータ入出力
機器選択方式を提供することである。
より多いビット数で設定することができるデータ入出力
機器選択方式を提供することである。
この発明のデータ入出力機器選択方式は、中央処理装置
に複数のデータ入出力機器をデータバスおよびアドレス
バスを介して接続したシステムで、前記中央処理装置が
前記各データ入出力機器に前もってアドレスを設定し、
前記中央処理装置と前記各データ入出力機器との間でデ
ータの授受を行うとき前記中央処理装置が前記アドレス
を指定して前記複数のデータ入出力機器のうち１つを選
択するデータ入出力機器選択方式において、 予め定めた優先度に従って前記複数のデータ入出力機器
のうち１つを選択し、前記中央処理装置から出力される
前記アドレスバスのビット数に等しい第１所定ビット数
の第１のアドレスデータを前記複数のデータ入出力機器
のうち１つに記憶する第１アドレス設定動作と、この第
１アドレス設定動作が終了した後前記中央処理装置から
出力される前記データバスのビット数以下の第２所定ビ
ット数の第２のアドレスデータを前記複数のデータ入出
力機器のうち１つに記憶する第２アドレス設定動作とに
よって前記各データ入出力機器のアドレスを前記第１所
定ビット数に前記第２所定ビット数を加算したビット数
で設定し、 前記中央処理装置と前記各データ入出力機器との間でデ
ータの授受を行うとき、前記中央処理装置が選択する前
記データ入出力機器の前記第１のアドレスデータを前記
アドレスバスに出力するとともに、前記データ入出力機
器の前記第２のアドレスデータを前記データバスに出力
し、前記アドレスバスに出力された第１のアドレスデー
タと前記各データ入出力機器に記憶された第１のアドレ
スデータとが一致し、かつ前記データバスに出力された
第２のアドレスデータと前記各データ入出力機器に記憶
された第２のアドレスデータとが一致することによっ
て、前記複数のデータ入出力機器のうち１つを選択する
ことを特徴とするものである。
に複数のデータ入出力機器をデータバスおよびアドレス
バスを介して接続したシステムで、前記中央処理装置が
前記各データ入出力機器に前もってアドレスを設定し、
前記中央処理装置と前記各データ入出力機器との間でデ
ータの授受を行うとき前記中央処理装置が前記アドレス
を指定して前記複数のデータ入出力機器のうち１つを選
択するデータ入出力機器選択方式において、 予め定めた優先度に従って前記複数のデータ入出力機器
のうち１つを選択し、前記中央処理装置から出力される
前記アドレスバスのビット数に等しい第１所定ビット数
の第１のアドレスデータを前記複数のデータ入出力機器
のうち１つに記憶する第１アドレス設定動作と、この第
１アドレス設定動作が終了した後前記中央処理装置から
出力される前記データバスのビット数以下の第２所定ビ
ット数の第２のアドレスデータを前記複数のデータ入出
力機器のうち１つに記憶する第２アドレス設定動作とに
よって前記各データ入出力機器のアドレスを前記第１所
定ビット数に前記第２所定ビット数を加算したビット数
で設定し、 前記中央処理装置と前記各データ入出力機器との間でデ
ータの授受を行うとき、前記中央処理装置が選択する前
記データ入出力機器の前記第１のアドレスデータを前記
アドレスバスに出力するとともに、前記データ入出力機
器の前記第２のアドレスデータを前記データバスに出力
し、前記アドレスバスに出力された第１のアドレスデー
タと前記各データ入出力機器に記憶された第１のアドレ
スデータとが一致し、かつ前記データバスに出力された
第２のアドレスデータと前記各データ入出力機器に記憶
された第２のアドレスデータとが一致することによっ
て、前記複数のデータ入出力機器のうち１つを選択する
ことを特徴とするものである。
この発明によれば、予め定めた優先度に従って各データ
入出力機器に第１のアドレス設定動作によってアドレス
バスのビット数に等しい第１所定ビット数の第１のアド
レスデータを記憶するとともに、第２アドレス設定動作
によってデータバスのビット数以下の第２所定ビット数
の第２のアドレスデータを記憶しておくことによって各
データ入出力機器のアドレスを第１所定ビット数に第２
所定ビット数を加算したビット数で設定し、中央処理装
置と各データ入出力機器との間でデータの授受を行うと
き、中央処理装置からアドレスバスに出力された第１の
アドレスデータと前記第１のアドレスデータとが一致
し、かつ中央処理装置からデータバスに出力された第２
のアドレスデータと前記第２のアドレスデータとが一致
することによって複数のデータ入出力機器のうち１つを
選択するようにしたので、アドレスをアドレスバスのビ
ット数より多いビット数で設定することができる。
入出力機器に第１のアドレス設定動作によってアドレス
バスのビット数に等しい第１所定ビット数の第１のアド
レスデータを記憶するとともに、第２アドレス設定動作
によってデータバスのビット数以下の第２所定ビット数
の第２のアドレスデータを記憶しておくことによって各
データ入出力機器のアドレスを第１所定ビット数に第２
所定ビット数を加算したビット数で設定し、中央処理装
置と各データ入出力機器との間でデータの授受を行うと
き、中央処理装置からアドレスバスに出力された第１の
アドレスデータと前記第１のアドレスデータとが一致
し、かつ中央処理装置からデータバスに出力された第２
のアドレスデータと前記第２のアドレスデータとが一致
することによって複数のデータ入出力機器のうち１つを
選択するようにしたので、アドレスをアドレスバスのビ
ット数より多いビット数で設定することができる。
第１図は、この発明を実施することができる一例のシス
テム構成を示すブロック図である。このシステムでは、
中央処理装置（CPU）１にデータバス2,アドレスバス３
および信号線４を介して複数のデータ入出力機器4a〜4n
が接続されている。
テム構成を示すブロック図である。このシステムでは、
中央処理装置（CPU）１にデータバス2,アドレスバス３
および信号線４を介して複数のデータ入出力機器4a〜4n
が接続されている。
各データ入出力機器4a〜4nには、信号線４にディジーチ
ェーン接続された第１および第２の優先度選択回路5a〜
5n,6a〜6n、中央処理装置１からデータバス２に出力さ
れるアドレスバスのビット数に等しい第１所定ビット数
の第１のアドレスデータを記憶する第１のアドレスジス
タ7a〜7n、中央処理装置１からデータバス２に出力され
るデータバスのビット数以下の第２所定ビット数の第２
のアドレスデータを記憶する第２のアドレスジスタ8a〜
8n、第１のアドレスジスタ7a〜7nに記憶された第１のア
ドレスデータと中央処理装置１からアドレスバス３に出
力される第１のアドレスデータとを比較する第１の比較
回路9a〜9n、第２のアドレスジスタ8a〜8nに記憶された
第２のアドレスデータと中央処理装置１からデータバス
２に出力される第２のアドレスデータとを比較する第２
の比較回路10a〜10n、第１および第２の比較回路9a〜9
n,10a〜10nから出力されるデータ一致信号の論理積をと
るアンドゲート11a〜11nおよびアンドゲート11a〜11nの
論理積が「１」のとき中央処理装置１とデータバス２を
介してデータの授受を行うデータ入出力ポート12a〜12n
が備えられている。
ェーン接続された第１および第２の優先度選択回路5a〜
5n,6a〜6n、中央処理装置１からデータバス２に出力さ
れるアドレスバスのビット数に等しい第１所定ビット数
の第１のアドレスデータを記憶する第１のアドレスジス
タ7a〜7n、中央処理装置１からデータバス２に出力され
るデータバスのビット数以下の第２所定ビット数の第２
のアドレスデータを記憶する第２のアドレスジスタ8a〜
8n、第１のアドレスジスタ7a〜7nに記憶された第１のア
ドレスデータと中央処理装置１からアドレスバス３に出
力される第１のアドレスデータとを比較する第１の比較
回路9a〜9n、第２のアドレスジスタ8a〜8nに記憶された
第２のアドレスデータと中央処理装置１からデータバス
２に出力される第２のアドレスデータとを比較する第２
の比較回路10a〜10n、第１および第２の比較回路9a〜9
n,10a〜10nから出力されるデータ一致信号の論理積をと
るアンドゲート11a〜11nおよびアンドゲート11a〜11nの
論理積が「１」のとき中央処理装置１とデータバス２を
介してデータの授受を行うデータ入出力ポート12a〜12n
が備えられている。
このシステムでは、次に説明する第１アドレス設定動作
と第２アドレス設定動作によって、各データ入出力機器
4a〜4nのアドレス設定が行われる。
と第２アドレス設定動作によって、各データ入出力機器
4a〜4nのアドレス設定が行われる。
（第１アドレス設定動作） まず、中央処理装置１から第１優先度のデータ入出力機
器4aの第１の優先度選択回路5aに信号線４を介して選択
信号が与えられる。そうすると第１のアドレスジスタ7a
がアドレスデータを記憶することが可能になり、次に中
央処理装置１からデータバス２に出力される第１のアド
レスデータがアドレスバスのビット数に等しい第１所定
ビット数の第１のアドレスジスタ7aに記憶される。
器4aの第１の優先度選択回路5aに信号線４を介して選択
信号が与えられる。そうすると第１のアドレスジスタ7a
がアドレスデータを記憶することが可能になり、次に中
央処理装置１からデータバス２に出力される第１のアド
レスデータがアドレスバスのビット数に等しい第１所定
ビット数の第１のアドレスジスタ7aに記憶される。
（第２アドレス設定動作） 第１アドレス設定動作が終了すると、第１の優先度選択
回路5aから第２の優先度選択回路6aに信号線４を介して
選択信号が与えられる。そうすると今度は第２のアドレ
スジスタ8aがアドレスデータを記憶することが可能にな
り、次に中央処理装置１からデータバスに出力されるア
ドレスバスのビット数を超える第２所定ビット数の第２
アドレスデータが第２のアドレスジスタ8aに記憶され
る。
回路5aから第２の優先度選択回路6aに信号線４を介して
選択信号が与えられる。そうすると今度は第２のアドレ
スジスタ8aがアドレスデータを記憶することが可能にな
り、次に中央処理装置１からデータバスに出力されるア
ドレスバスのビット数を超える第２所定ビット数の第２
アドレスデータが第２のアドレスジスタ8aに記憶され
る。
このように第１優先度のデータ入出力機器4aのアドレス
設定が終了すると第２の優先度選択回路6aから第２優先
度のデータ入出力機器4bの第１の優先度選択回路に選択
信号が与えられ、データ入出力機器4bと中央処理装置１
との間で前述したような（第１アドレス設定動作）が行
われ、続いて（第２アドレス設定動作）が行われる。こ
のようにして予め定められた優先度に従い、順次各デー
タ入出力機器4a〜4nのアドレスが第１所定ビット数に第
２所定ビット数を付加したビット数で設定される。
設定が終了すると第２の優先度選択回路6aから第２優先
度のデータ入出力機器4bの第１の優先度選択回路に選択
信号が与えられ、データ入出力機器4bと中央処理装置１
との間で前述したような（第１アドレス設定動作）が行
われ、続いて（第２アドレス設定動作）が行われる。こ
のようにして予め定められた優先度に従い、順次各デー
タ入出力機器4a〜4nのアドレスが第１所定ビット数に第
２所定ビット数を付加したビット数で設定される。
上述のように各データ入出力機器4a〜4nのアドレス設定
が終了すると、次のような動作によって中央処理装置１
と各データ入出力機器4a〜4nの間でデータ授受が可能と
なる。
が終了すると、次のような動作によって中央処理装置１
と各データ入出力機器4a〜4nの間でデータ授受が可能と
なる。
中央処理装置１と各データ入出力機器4a〜4nの間でデー
タ授受が行われるときは、まず中央処理装置１からデー
タ授受を行うべきデータ入出力機器4a〜4nの第１アドレ
スデータがアドレスバス３に出力される。そうすると各
データ入出力機器4a〜4nの第１の比較回路9a〜9nでアド
レスバス３に出力された第１アドレスデータと第１のア
ドレスジスタ7a〜7nに記憶された第１アドレスデータと
が比較され、両者が一致すると第１の比較回路9a〜9nか
らアンドゲート11a〜11nの一方入力端にデータ一致信号
が与えられる。この動作が終了すると今度は、中央処理
装置１からデータバス２に第２アドレスデータが出力さ
れる。そうすると今度は、第２の比較回路10a〜10nでデ
ータバス２に出力された第２アドレスデータと第２のア
ドレスジスタ8aに記憶された第２アドレスデータとが比
較され、両者が一致すると第２の比較回路10a〜10nがア
ンドゲート11a〜11nの他方入力端にデータ一致信号が出
力される。
タ授受が行われるときは、まず中央処理装置１からデー
タ授受を行うべきデータ入出力機器4a〜4nの第１アドレ
スデータがアドレスバス３に出力される。そうすると各
データ入出力機器4a〜4nの第１の比較回路9a〜9nでアド
レスバス３に出力された第１アドレスデータと第１のア
ドレスジスタ7a〜7nに記憶された第１アドレスデータと
が比較され、両者が一致すると第１の比較回路9a〜9nか
らアンドゲート11a〜11nの一方入力端にデータ一致信号
が与えられる。この動作が終了すると今度は、中央処理
装置１からデータバス２に第２アドレスデータが出力さ
れる。そうすると今度は、第２の比較回路10a〜10nでデ
ータバス２に出力された第２アドレスデータと第２のア
ドレスジスタ8aに記憶された第２アドレスデータとが比
較され、両者が一致すると第２の比較回路10a〜10nがア
ンドゲート11a〜11nの他方入力端にデータ一致信号が出
力される。
上述の動作によって、中央処理装置とデータ授受が行わ
れるべきデータ入出力機器4a〜4nでは、アンドゲート11
a〜11nの両入力端にデータ一致信号が与えられ、アンド
ゲート11a〜11n出力が「１」になるため、データ入出力
ポート12a〜12nが中央処理装置１とデータバス２を介し
てデータ授受を行うことが可能になる。
れるべきデータ入出力機器4a〜4nでは、アンドゲート11
a〜11nの両入力端にデータ一致信号が与えられ、アンド
ゲート11a〜11n出力が「１」になるため、データ入出力
ポート12a〜12nが中央処理装置１とデータバス２を介し
てデータ授受を行うことが可能になる。
上述のようにこのシステムでは、アドレスバス３に出力
されるアドレスバスのビット数に等しい第１所定ビット
数の第１のアドレスデータとデータバス２に出力される
データバスのビット数以下の第２所定ビット数の第２の
アドレスデータとで各データ入出力機器4a〜4nのアドレ
スが設定され、そのアドレスによってデータ入出力機器
の選択が行われるので、アドレスの数がアドレスバス２
のビット数によって制限されなくなる。すなわち、デー
タバス２に出力される第２のアドレスデータの第２所定
ビット数分だけ従来例よりアドレスの数を増加すること
ができる。
されるアドレスバスのビット数に等しい第１所定ビット
数の第１のアドレスデータとデータバス２に出力される
データバスのビット数以下の第２所定ビット数の第２の
アドレスデータとで各データ入出力機器4a〜4nのアドレ
スが設定され、そのアドレスによってデータ入出力機器
の選択が行われるので、アドレスの数がアドレスバス２
のビット数によって制限されなくなる。すなわち、デー
タバス２に出力される第２のアドレスデータの第２所定
ビット数分だけ従来例よりアドレスの数を増加すること
ができる。
またこのシステムでは、たとえば第２のアドレスデータ
を８ビット構成とし、その下位５ビットをマスクしてお
き、第２の比較回路10a〜10nにおいて上位３ビットのみ
で第２のアドレスデータの比較を行うようにすれば、各
データ入出力機器4a〜4nのデータ入出力ポート数が複雑
である場合において、その下位５ビットをデータ入出力
ポート12a〜12nの各ポートのアドレスに割り当てること
も可能である。
を８ビット構成とし、その下位５ビットをマスクしてお
き、第２の比較回路10a〜10nにおいて上位３ビットのみ
で第２のアドレスデータの比較を行うようにすれば、各
データ入出力機器4a〜4nのデータ入出力ポート数が複雑
である場合において、その下位５ビットをデータ入出力
ポート12a〜12nの各ポートのアドレスに割り当てること
も可能である。
〔発明の効果〕 この発明のデータ入出力機器選択方式によれば、予め定
めた優先度に従って各データ入出力機器に第１のアドレ
ス設定動作によってアドレスバスのビット数に等しい第
１所定ビット数の第１のアドレスデータを記憶するとと
もに、第２アドレス設定動作によってデータバスのビッ
ト数以下の第２所定ビット数の第２のアドレスデータを
記憶しておくことによって各データ入出力機器のアドレ
スを第１所定ビット数に第２所定ビット数を加算したビ
ット数で設定し、中央処理装置と各データ入出力機器と
の間でデータの授受を行うとき、中央処理装置からアド
レスバスに出力された第１のアドレスデータと前記第１
のアドレスデータとが一致し、かつ中央処理装置からデ
ータバスに出力された第２のアドレスデータと前記第２
のアドレスデータとが一致することによって複数のデー
タ入出力機器のうち１つを選択するようにしたので、ア
ドレスをアドレスバスのビット数より多いビット数で設
定することができる。
めた優先度に従って各データ入出力機器に第１のアドレ
ス設定動作によってアドレスバスのビット数に等しい第
１所定ビット数の第１のアドレスデータを記憶するとと
もに、第２アドレス設定動作によってデータバスのビッ
ト数以下の第２所定ビット数の第２のアドレスデータを
記憶しておくことによって各データ入出力機器のアドレ
スを第１所定ビット数に第２所定ビット数を加算したビ
ット数で設定し、中央処理装置と各データ入出力機器と
の間でデータの授受を行うとき、中央処理装置からアド
レスバスに出力された第１のアドレスデータと前記第１
のアドレスデータとが一致し、かつ中央処理装置からデ
ータバスに出力された第２のアドレスデータと前記第２
のアドレスデータとが一致することによって複数のデー
タ入出力機器のうち１つを選択するようにしたので、ア
ドレスをアドレスバスのビット数より多いビット数で設
定することができる。
第１図はこの発明を実施することができる一例のシステ
ム構成を示すブロック図、第２図は従来例を説明するた
めのブロック図である。 １……中央処理装置、２……データバス、３……アドレ
スバス、4a〜4n……データ入出力機器、5a〜5n……第１
の優先度選択回路、6a〜6n……第２の優先度選択回路、
7a〜7n……第１のアドレスジスタ、8a〜8n……第２のア
ドレスジスタ、9a〜9n……第１の比較回路、10a〜10n…
…第２の比較回路、11a〜11n……アンドゲート、12a〜1
2n……データ入出力ポート
ム構成を示すブロック図、第２図は従来例を説明するた
めのブロック図である。 １……中央処理装置、２……データバス、３……アドレ
スバス、4a〜4n……データ入出力機器、5a〜5n……第１
の優先度選択回路、6a〜6n……第２の優先度選択回路、
7a〜7n……第１のアドレスジスタ、8a〜8n……第２のア
ドレスジスタ、9a〜9n……第１の比較回路、10a〜10n…
…第２の比較回路、11a〜11n……アンドゲート、12a〜1
2n……データ入出力ポート
Claims (1)
- 【請求項１】中央処理装置に複数のデータ入出力機器を
データバスおよびアドレスバスを介して接続したシステ
ムで、前記中央処理装置が前記各データ入出力機器に前
もってアドレスを設定し、前記中央処理装置と前記各デ
ータ入出力機器との間でデータの授受を行うとき前記中
央処理装置が前記アドレスを指定して前記複数のデータ
入出力機器のうち１つを選択するデータ入出力機器選択
方式において、 予め定めた優先度に従って前記複数のデータ入出力機器
のうち１つを選択し、前記中央処理装置から出力される
前記アドレスバスのビット数に等しい第１所定ビット数
の第１のアドレスデータを前記複数のデータ入出力機器
のうち１つに記憶する第１アドレス設定動作と、この第
１アドレス設定動作が終了した後前記中央処理装置から
出力される前記データバスのビット数以下の第２所定ビ
ット数の第２のアドレスデータを前記複数のデータ入出
力機器のうち１つに記憶する第２アドレス設定動作とに
よって前記各データ入出力機器のアドレスを前記第１所
定ビット数に前記第２所定ビット数を加算したビット数
で設定し、 前記中央処理装置と前記各データ入出力機器との間でデ
ータの授受を行うとき、前記中央処理装置が選択する前
記データ入出力機器の前記第１のアドレスデータを前記
アドレスバスに出力するとともに、前記データ入出力機
器の前記第２のアドレスデータを前記データバスに出力
し、前記アドレスバスに出力された第１のアドレスデー
タと前記各データ入出力機器に記憶された第１のアドレ
スデータとが一致し、かつ前記データバスに出力された
第２のアドレスデータと前記各データ入出力機器に記憶
された第２のアドレスデータとが一致することによっ
て、前記複数のデータ入出力機器のうち１つを選択する
ことを特徴とするデータ入出力機器選択方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8315386A JPH0734192B2 (ja) | 1986-04-10 | 1986-04-10 | デ−タ入出力機器選択方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8315386A JPH0734192B2 (ja) | 1986-04-10 | 1986-04-10 | デ−タ入出力機器選択方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62239255A JPS62239255A (ja) | 1987-10-20 |
| JPH0734192B2 true JPH0734192B2 (ja) | 1995-04-12 |
Family
ID=13794289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8315386A Expired - Fee Related JPH0734192B2 (ja) | 1986-04-10 | 1986-04-10 | デ−タ入出力機器選択方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734192B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1295627C (zh) * | 2002-01-29 | 2007-01-17 | 中兴通讯股份有限公司 | 一种基于并行总线的模块地址单元 |
-
1986
- 1986-04-10 JP JP8315386A patent/JPH0734192B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62239255A (ja) | 1987-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6928501B2 (en) | Serial device daisy chaining method and apparatus | |
| EP2350847A2 (en) | Method and system for improving serial port memory communication latency and reliability | |
| US5596578A (en) | Time division multiplexing data transfer system for digital audio data distribution | |
| JPH0734192B2 (ja) | デ−タ入出力機器選択方式 | |
| US7073047B2 (en) | Control chip and method for accelerating memory access | |
| US20010039608A1 (en) | Architecture and configuring method for a computer expansion board | |
| JPS61107453A (ja) | モジユ−ルアドレス設定回路 | |
| JPS62160564A (ja) | パイプライン制御方式 | |
| JPS62182857A (ja) | 入出力制御装置 | |
| JPS648384B2 (ja) | ||
| JPH0578861B2 (ja) | ||
| JPH0748309B2 (ja) | 記号列照合メモリおよびそのカスケード接続方式 | |
| JPH01191966A (ja) | データ処理システム | |
| JPS62229452A (ja) | 周辺モジユ−ルアクセス方式 | |
| JPH0528086A (ja) | Ｉ／ｏポートアドレス多重化方式 | |
| JPS59133639A (ja) | デ−タ転送方式 | |
| CN110865949A (zh) | 可选模式串行端口接口整合输出系统 | |
| JPH0528094A (ja) | Ｄｍａデータ転送装置 | |
| JPS63216153A (ja) | ブ−トロ−ド方式 | |
| JPH01112457A (ja) | ブートロード方式 | |
| JPH06291614A (ja) | プリセット付レジスタ回路 | |
| JPH06295276A (ja) | 情報処理装置 | |
| JPH02151948A (ja) | メモリ読み出し処理時間短縮回路 | |
| JPH02153451A (ja) | バス制御方式 | |
| JPS62226359A (ja) | 周辺モジユ−ルアクセス方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |