JPH0468447A - マイクロプロセッサの停止回路 - Google Patents
マイクロプロセッサの停止回路Info
- Publication number
- JPH0468447A JPH0468447A JP2180963A JP18096390A JPH0468447A JP H0468447 A JPH0468447 A JP H0468447A JP 2180963 A JP2180963 A JP 2180963A JP 18096390 A JP18096390 A JP 18096390A JP H0468447 A JPH0468447 A JP H0468447A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- stage
- flip
- address
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
特定のアドレスを実行したときマイクロプロセッサを停
止させるマイクロプロセッサの停止回路に関し、 特定の複数アドレスを所定順序で実行したときマイクロ
プロセッサを停止させ、誤動作の原因究明及びプログラ
ムデバッグの効率を向上させることを目的とし、 比較アドレスを夫々に格納するｎ（ｎは２以上の整数）
段のレジスタと、該ｎ段のレジスタ夫々に対応して設け
られ、マイクロプロセッサの出力する実行アドレスか該
ｎ段のレジスタ夫々の比較アドレスと一致したとき一致
信号を出力するｎ段の比較器と、該ｎ段の比較器に対応
して設けられ、一致信号の供給によりセットされるｎ段
のフリップフロップと、１段からｎ−１段のフリップフ
ロップ夫々がセットされたとき２段からｎ段の比較器夫
々の一致信号を２段からｎ段のフリップフロップ夫々に
供給するゲート回路とを有し、ｎ段のフリップフロップ
のセットにより該マイクロプロセッサを停止させる制御
信号を得るよう構成する。
止させるマイクロプロセッサの停止回路に関し、 特定の複数アドレスを所定順序で実行したときマイクロ
プロセッサを停止させ、誤動作の原因究明及びプログラ
ムデバッグの効率を向上させることを目的とし、 比較アドレスを夫々に格納するｎ（ｎは２以上の整数）
段のレジスタと、該ｎ段のレジスタ夫々に対応して設け
られ、マイクロプロセッサの出力する実行アドレスか該
ｎ段のレジスタ夫々の比較アドレスと一致したとき一致
信号を出力するｎ段の比較器と、該ｎ段の比較器に対応
して設けられ、一致信号の供給によりセットされるｎ段
のフリップフロップと、１段からｎ−１段のフリップフ
ロップ夫々がセットされたとき２段からｎ段の比較器夫
々の一致信号を２段からｎ段のフリップフロップ夫々に
供給するゲート回路とを有し、ｎ段のフリップフロップ
のセットにより該マイクロプロセッサを停止させる制御
信号を得るよう構成する。
本発明はマイクロプロセッサの停止回路に関し、特定の
アドレスを実行したときマイクロプロセッサを停止させ
るマイクロプロセッサの停止回路に関する。
アドレスを実行したときマイクロプロセッサを停止させ
るマイクロプロセッサの停止回路に関する。
従来より、特願昭５４−１６９０４６号に記載の如く、
マイクロプロセッサのアドレスバスを監視して、予めパ
ラメータとしてレジスタにセットされているアドレスと
上記アドレスバス上のアドレスか一致したときマイクロ
プロセッサを強制的に停止させ、このときのマイクロプ
ロセッサのレジスタ内容又はメモリ内容を解析してプロ
グラムデバッグ等に利用している。
マイクロプロセッサのアドレスバスを監視して、予めパ
ラメータとしてレジスタにセットされているアドレスと
上記アドレスバス上のアドレスか一致したときマイクロ
プロセッサを強制的に停止させ、このときのマイクロプ
ロセッサのレジスタ内容又はメモリ内容を解析してプロ
グラムデバッグ等に利用している。
従来の停止回路はマイクロプロセッサか単一の特定アド
レスてマイクロプロセッサを停止させている。例えば第
３図に示す如き処理てパラメータとしてステップＳ７の
アドレスをレジスタにセットした場合は、ステップＳｌ
、Ｓ２．Ｓ３．Ｓ７の第１のルート、ステップ３１．Ｓ
２．Ｓ４゜Ｓ５．Ｓ７の第２のルート、ステップＳｌ、
Ｓ２゜Ｓ４．Ｓ５．Ｓ６．Ｓ７の第３のルートのいずれ
の場合にもステップＳ７か実行されるとマイクロプロセ
ッサか停止してしまい、上記第１〜第３のルートのうち
いずれか特定のルートで処理か実行されたときにのみマ
イクロプロセッサを停止させることかできず、マイクロ
プロセッサの誤動作の原因究明を効率的に行なうことか
できず、プログラムデバッグの作業効率か悪いという問
題かあった。
レスてマイクロプロセッサを停止させている。例えば第
３図に示す如き処理てパラメータとしてステップＳ７の
アドレスをレジスタにセットした場合は、ステップＳｌ
、Ｓ２．Ｓ３．Ｓ７の第１のルート、ステップ３１．Ｓ
２．Ｓ４゜Ｓ５．Ｓ７の第２のルート、ステップＳｌ、
Ｓ２゜Ｓ４．Ｓ５．Ｓ６．Ｓ７の第３のルートのいずれ
の場合にもステップＳ７か実行されるとマイクロプロセ
ッサか停止してしまい、上記第１〜第３のルートのうち
いずれか特定のルートで処理か実行されたときにのみマ
イクロプロセッサを停止させることかできず、マイクロ
プロセッサの誤動作の原因究明を効率的に行なうことか
できず、プログラムデバッグの作業効率か悪いという問
題かあった。
本発明は上記の点に鑑みなされたもので、特定の複数ア
ドレスを所定順序で実行したときマイクロプロセッサを
停止させ、誤動作の原因究明及びプログラムデバッグの
効率を向上させるマイクロプロセッサの停止回路を提供
することを目的とする。
ドレスを所定順序で実行したときマイクロプロセッサを
停止させ、誤動作の原因究明及びプログラムデバッグの
効率を向上させるマイクロプロセッサの停止回路を提供
することを目的とする。
本発明のマイクロプロセラの停止回路は、比較アドレス
を夫々に格納するｎ（ｎは２以上の整数）段のレジスタ
と、 ｎ段のレジスタ夫々に対応して設けられ、マイクロプロ
セッサの出力する実行アドレスかｎ段のレジスタ夫々の
比較アドレスと一致したとき一致信号を出力するｎ段の
比較器と、 ｎ段の比較器に対応して設けられ、一致信号の供給によ
りセットされるｎ段のフリップフロップと、 １段からｎ−１段のフリップフロップ夫々かセットされ
たとき２段からｎ段の比較器夫々の一致信号を２段から
ｎ段のフリップフロップ夫々に供給するゲート回路とを
有し、 ｎ段のフリップフロップのセットによりマイクロプロセ
ッサを停止させる制御信号を得る。
を夫々に格納するｎ（ｎは２以上の整数）段のレジスタ
と、 ｎ段のレジスタ夫々に対応して設けられ、マイクロプロ
セッサの出力する実行アドレスかｎ段のレジスタ夫々の
比較アドレスと一致したとき一致信号を出力するｎ段の
比較器と、 ｎ段の比較器に対応して設けられ、一致信号の供給によ
りセットされるｎ段のフリップフロップと、 １段からｎ−１段のフリップフロップ夫々かセットされ
たとき２段からｎ段の比較器夫々の一致信号を２段から
ｎ段のフリップフロップ夫々に供給するゲート回路とを
有し、 ｎ段のフリップフロップのセットによりマイクロプロセ
ッサを停止させる制御信号を得る。
本発明においては、マイクロプロセッサの実行アドレス
が１段からｎ段のレジスタの比較アドレスと一致したと
き１段からｎ段の順にフリップフロップがセットされ最
後のｎ段のフリップフロップから停止制御信号が出力さ
れる。このためプログラムの特定の複数ステップを所定
順序で実行したときマイクロプロセッサを停止てき、こ
れによって誤動作の原因究明及びプログラムデバッグの
効率か向上する。
が１段からｎ段のレジスタの比較アドレスと一致したと
き１段からｎ段の順にフリップフロップがセットされ最
後のｎ段のフリップフロップから停止制御信号が出力さ
れる。このためプログラムの特定の複数ステップを所定
順序で実行したときマイクロプロセッサを停止てき、こ
れによって誤動作の原因究明及びプログラムデバッグの
効率か向上する。
第１図は本発明回路の一実施例のブロック図を示す。
同図中、１０はマイクロプロセッサのデータバスであり
、このデータバス１０を通してレジスタ１ト〜１１．夫
々に比較アドレスか順次供給される。レジスタ１１．〜
１１．夫々は端子１２１〜１２゜夫々にセット指示信号
が入来したときデータバス１０よりの比較アドレスを格
納し、格納した各比較アドレスを比較１４＋〜１４．夫
々に供給する。
、このデータバス１０を通してレジスタ１ト〜１１．夫
々に比較アドレスか順次供給される。レジスタ１１．〜
１１．夫々は端子１２１〜１２゜夫々にセット指示信号
が入来したときデータバス１０よりの比較アドレスを格
納し、格納した各比較アドレスを比較１４＋〜１４．夫
々に供給する。
比較器１４．〜Ｉ４ゎ夫々にはマイクロプロセッサのア
ドレスバス１５より実行アドレスが供給されており、比
較器１４、〜１４．夫々は実行アドレスかレジスタ１１
１〜Ｉ１．、夫々よりの比較アドレスと一致したときＨ
レベルの一致信号を生成する。
ドレスバス１５より実行アドレスが供給されており、比
較器１４、〜１４．夫々は実行アドレスかレジスタ１１
１〜Ｉ１．、夫々よりの比較アドレスと一致したときＨ
レベルの一致信号を生成する。
上記比較器１４□〜１４ゎ夫々に対応してＪＫフ リッ
プフロップ１６＋〜１６．、か設けられており、これら
のに入力端子には端子１７よりのリセット信号か供給さ
れてリセットされている。比較器１４．の出力する一致
信号はフリップフロップ１６．のＪ入力端子に供給され
てこのフリップフロップ１６．をセットし、フリップフ
ロップ１６＋のＱ端子出力はＨレベルとなる。このＱ端
子出力はアンド回路１８１に供給され、アンド回路１８
．はフリップフロップ１６１の出力かＨレベルとなった
後に比較器１４２よりＨレベルの一致信号を供給される
と、この一致信号をフリップフロップ１６２のＪ端子に
供給してセットする。
プフロップ１６＋〜１６．、か設けられており、これら
のに入力端子には端子１７よりのリセット信号か供給さ
れてリセットされている。比較器１４．の出力する一致
信号はフリップフロップ１６．のＪ入力端子に供給され
てこのフリップフロップ１６．をセットし、フリップフ
ロップ１６＋のＱ端子出力はＨレベルとなる。このＱ端
子出力はアンド回路１８１に供給され、アンド回路１８
．はフリップフロップ１６１の出力かＨレベルとなった
後に比較器１４２よりＨレベルの一致信号を供給される
と、この一致信号をフリップフロップ１６２のＪ端子に
供給してセットする。
以降同様にしてフリップフロップのＱ端子出力かアンド
回路で次段の比較器の一致信号とアンド演算され、この
アンド回路出力か次段のフリップフロップのＪ端子に供
給される。最終段のフリップフロップ１６１のＱ端子出
力かＨレベルとなると、これは停止制御信号として端子
２０よりマイクロプロセッサ本体（図示せず）に供給さ
れる。
回路で次段の比較器の一致信号とアンド演算され、この
アンド回路出力か次段のフリップフロップのＪ端子に供
給される。最終段のフリップフロップ１６１のＱ端子出
力かＨレベルとなると、これは停止制御信号として端子
２０よりマイクロプロセッサ本体（図示せず）に供給さ
れる。
ここてレジスタ１１１〜１１．夫々に第３図のステップ
Ｓｌ、 Ｓ２． Ｓ４． Ｓ５． Ｓ６． Ｓ７夫々の
アドレスをセットした場合について説明する。ステップ
Ｓ１の実行時に比較器１４１は第３図（Ａ）に示す如き
一致信号を出力し、その立上がりによってフリップフロ
ップ１６．は第２図（Ｂ）に示す如きＱ端子出力を出力
する。この後ステップＳｌの実行時に比較器１４２は第
２図（Ｃ）に示す如き一致信号を出力し、これによって
フリップフロップ１６．のＱ端子出力は第２図（Ｄ）の
如く立上がる。この後ステップＳ４゜Ｓ５．Ｓ６か順に
実行されるとアンド回路１８ｎに供給される前段のフリ
ップフロップのＱ端子出力はＨレベルとなり、ステップ
Ｓ７の実行時に比較器１４．は第２図（Ｅ）に示す如き
一致信号を出力し、これによって端子２ｏより第２図（
Ｆ）に示す停止制御信号か出力されて、マイクロプロセ
ッサが停止する。
Ｓｌ、 Ｓ２． Ｓ４． Ｓ５． Ｓ６． Ｓ７夫々の
アドレスをセットした場合について説明する。ステップ
Ｓ１の実行時に比較器１４１は第３図（Ａ）に示す如き
一致信号を出力し、その立上がりによってフリップフロ
ップ１６．は第２図（Ｂ）に示す如きＱ端子出力を出力
する。この後ステップＳｌの実行時に比較器１４２は第
２図（Ｃ）に示す如き一致信号を出力し、これによって
フリップフロップ１６．のＱ端子出力は第２図（Ｄ）の
如く立上がる。この後ステップＳ４゜Ｓ５．Ｓ６か順に
実行されるとアンド回路１８ｎに供給される前段のフリ
ップフロップのＱ端子出力はＨレベルとなり、ステップ
Ｓ７の実行時に比較器１４．は第２図（Ｅ）に示す如き
一致信号を出力し、これによって端子２ｏより第２図（
Ｆ）に示す停止制御信号か出力されて、マイクロプロセ
ッサが停止する。
このように、マイクロプロセッサの実行アドレスか１段
からｎ段のレジスタ１１．〜１１．の比較アドレスと一
致したとき１段からｎ段の順にフリップフロップ１６．
〜１６．がセットされ最後のｎ段のフリップフロップ１
６、から停止制御信号か出力される。このためプログラ
ムの特定の複数ステップを所定順序で実行したときマイ
クロプロセッサを停止でき、これによって誤動作の原因
究明及びプログラムデバッグの効率か向上する。
からｎ段のレジスタ１１．〜１１．の比較アドレスと一
致したとき１段からｎ段の順にフリップフロップ１６．
〜１６．がセットされ最後のｎ段のフリップフロップ１
６、から停止制御信号か出力される。このためプログラ
ムの特定の複数ステップを所定順序で実行したときマイ
クロプロセッサを停止でき、これによって誤動作の原因
究明及びプログラムデバッグの効率か向上する。
なお、レジスタ１１１〜１１．夫々に格納する比較アド
レスは連続したステップのアドレスである必要はなく、
上記実施例に限定されない。
レスは連続したステップのアドレスである必要はなく、
上記実施例に限定されない。
上述の如く、本発明のマイクロプロセッサの停止回路に
よれば、特定の複数アドレスを所定順序で実行したとき
マイクロプロセッサを停止させ、誤動作の原因究明及び
プログラムデバッグの効率を向上させることができ、実
用上きわめて有用である。
よれば、特定の複数アドレスを所定順序で実行したとき
マイクロプロセッサを停止させ、誤動作の原因究明及び
プログラムデバッグの効率を向上させることができ、実
用上きわめて有用である。
第１図は本発明回路の一実施例の回路図、第２図は第１
図の回路各部の信号波形図、第３図は本発明の回路動作
を説明するための図である。 図において、 １１〜１１．、はレジスタ、 ４□〜１４．は比較器、 ５はアドレスバス、 ６１〜１６アはフリップフロップ、 ８、〜１８ゎ−、はアンド回路 を示す。 第１図の回路各部の信号波形図 第２図
図の回路各部の信号波形図、第３図は本発明の回路動作
を説明するための図である。 図において、 １１〜１１．、はレジスタ、 ４□〜１４．は比較器、 ５はアドレスバス、 ６１〜１６アはフリップフロップ、 ８、〜１８ゎ−、はアンド回路 を示す。 第１図の回路各部の信号波形図 第２図
Claims (1)
- 【特許請求の範囲】 比較アドレスを夫々に格納するｎ（ｎは２以上の整数）
段のレジスタ（１１＿１〜１１＿ｎ）と、該ｎ段のレジ
スタ（１１＿１〜１１＿ｎ）夫々に対応して設けられ、
マイクロプロセッサの出力する実行アドレスが該ｎ段の
レジスタ（１１＿１〜１１＿ｎ）夫々の比較アドレスと
一致したとき一致信号を出力するｎ段の比較器（１４＿
１〜１４＿ｎ）と、 該ｎ段の比較器（１４＿１〜１４＿ｎ）に対応して設け
られ、一致信号の供給によりセットされるｎ段のフリッ
プフロップ（１６＿１〜１６＿ｎ）と、１段からｎ−１
段のフリップフロップ（１６＿１〜１６＿ｎ＿−＿１）
夫々がセットされたとき２段からｎ段の比較器（１４＿
２〜１４＿ｎ）夫々の一致信号を２段からｎ段のフリッ
プフロップ（１６＿２〜１６＿ｎ）夫々に供給するゲー
ト回路（１８＿１〜１８＿ｎ＿−＿１）とを有し、 ｎ段のフリップフロップ（１６＿ｎ）のセットにより該
マイクロプロセッサを停止させる制御信号を得ることを
特徴とするマイクロプロセッサの停止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2180963A JPH0468447A (ja) | 1990-07-09 | 1990-07-09 | マイクロプロセッサの停止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2180963A JPH0468447A (ja) | 1990-07-09 | 1990-07-09 | マイクロプロセッサの停止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0468447A true JPH0468447A (ja) | 1992-03-04 |
Family
ID=16092346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2180963A Pending JPH0468447A (ja) | 1990-07-09 | 1990-07-09 | マイクロプロセッサの停止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0468447A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006174672A (ja) * | 2004-12-20 | 2006-06-29 | Yaskawa Electric Corp | モータのステータ |
-
1990
- 1990-07-09 JP JP2180963A patent/JPH0468447A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006174672A (ja) * | 2004-12-20 | 2006-06-29 | Yaskawa Electric Corp | モータのステータ |
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