JPH0529135B2 - - Google Patents
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- JPH0529135B2 JPH0529135B2 JP6359087A JP6359087A JPH0529135B2 JP H0529135 B2 JPH0529135 B2 JP H0529135B2 JP 6359087 A JP6359087 A JP 6359087A JP 6359087 A JP6359087 A JP 6359087A JP H0529135 B2 JPH0529135 B2 JP H0529135B2
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- JP
- Japan
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- transistor
- base
- emitter
- electrode
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/641—Combinations of only vertical BJTs
- H10D84/642—Combinations of non-inverted vertical BJTs of the same conductivity type having different characteristics, e.g. Darlington transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、トランジスタのコレクタ電流が過大
にならないように制限される半導体装置に関す
る。
にならないように制限される半導体装置に関す
る。
トランジスタのコレクタ・エミツタ電圧あるい
はベース電流が変動した場合にも、コレクタ電流
を制限する回路としては、第２図に示すようにト
ランジスタ２１のエミツタに直列にコレクタ電流
検出用の抵抗２２を接続し、ベースとその抵抗の
反トランジスタ２１側の端子との間に直列に接続
した２個のダイオード２３，２４を接続したもの
が、例えば特開昭58−81313号公報に記載されて
いるように公知である。すなわち、抵抗２２の抵
抗値をＲ、この抵抗を流れるコレクタ電流IC、ト
ランジスタ２１のベース・エミツタ間電圧を
VBEO、ダイオード２３，２４の順電圧の和をVF
とすると、ICが大きくなり、 VBEO＋Ｒ・IC＝VF となつたときにダイオード２３，２４に電流I1が
流れ、ベース入力電流IBのうち、IO＝IB−I1だけ
がトランジスタ２１に流れこむことになり、 IC＝VF−VBEO／Ｒ …(1) に抑えられる。この結果、第３図に実線３１で示
すように、点線３２で示したダイオードを挿入し
ない場合と異なつたICの定電流特性が得られる。
はベース電流が変動した場合にも、コレクタ電流
を制限する回路としては、第２図に示すようにト
ランジスタ２１のエミツタに直列にコレクタ電流
検出用の抵抗２２を接続し、ベースとその抵抗の
反トランジスタ２１側の端子との間に直列に接続
した２個のダイオード２３，２４を接続したもの
が、例えば特開昭58−81313号公報に記載されて
いるように公知である。すなわち、抵抗２２の抵
抗値をＲ、この抵抗を流れるコレクタ電流IC、ト
ランジスタ２１のベース・エミツタ間電圧を
VBEO、ダイオード２３，２４の順電圧の和をVF
とすると、ICが大きくなり、 VBEO＋Ｒ・IC＝VF となつたときにダイオード２３，２４に電流I1が
流れ、ベース入力電流IBのうち、IO＝IB−I1だけ
がトランジスタ２１に流れこむことになり、 IC＝VF−VBEO／Ｒ …(1) に抑えられる。この結果、第３図に実線３１で示
すように、点線３２で示したダイオードを挿入し
ない場合と異なつたICの定電流特性が得られる。
このような回路を半導体装置として構成する場
合、第４図に示すように絶縁基板２の上に銅板３
を介して固定されたトランジスタ１のベース電極
１１に導線４で接続されたベース端子導体５１
と、トランジスタ１のエミツタ電極１２に接続さ
れたエミツタ端子導体５２との間にダイオード個
別素子６１を２個外付けにするか、あるいは第５
図に示すように銅基板３０の上の絶縁基板２の上
にトランジスタ１と同様銅板３を介して二つのダ
イオードチツプ６２を固定し、導線４によつて相
互間を接続し、さらにベース端子導体５１、エミ
ツタ端子導体５２に接続する。しかし、これらの
場合ダイオード素子６１またはダイオードチツプ
６２を２個用いなければならず、それらの間の接
続の手数が必要であり、モジユールも大きくなる
ので、第６図ａに示したようにＮ形半導体ペレツ
ト６３の中に二つのＰ層６４、さらにその中にそ
れぞれＮ層６５を形成し、一方のＰ層６４と他方
のＮ層６５を導体７で接続して１チツプ６とした
直列接続ダイオードを用い、第６図ｂのように銅
基板３０上に絶縁板２上に固定し、一方のＰ層６
４をベース端子導体５１と、他方のＮ層６５をエ
ミツタ端子導体５２と接続する。これによりダイ
オードの占有面積を小さくでき、導線４のボンデ
イング個所も減少する。
合、第４図に示すように絶縁基板２の上に銅板３
を介して固定されたトランジスタ１のベース電極
１１に導線４で接続されたベース端子導体５１
と、トランジスタ１のエミツタ電極１２に接続さ
れたエミツタ端子導体５２との間にダイオード個
別素子６１を２個外付けにするか、あるいは第５
図に示すように銅基板３０の上の絶縁基板２の上
にトランジスタ１と同様銅板３を介して二つのダ
イオードチツプ６２を固定し、導線４によつて相
互間を接続し、さらにベース端子導体５１、エミ
ツタ端子導体５２に接続する。しかし、これらの
場合ダイオード素子６１またはダイオードチツプ
６２を２個用いなければならず、それらの間の接
続の手数が必要であり、モジユールも大きくなる
ので、第６図ａに示したようにＮ形半導体ペレツ
ト６３の中に二つのＰ層６４、さらにその中にそ
れぞれＮ層６５を形成し、一方のＰ層６４と他方
のＮ層６５を導体７で接続して１チツプ６とした
直列接続ダイオードを用い、第６図ｂのように銅
基板３０上に絶縁板２上に固定し、一方のＰ層６
４をベース端子導体５１と、他方のＮ層６５をエ
ミツタ端子導体５２と接続する。これによりダイ
オードの占有面積を小さくでき、導線４のボンデ
イング個所も減少する。
上述の各従来例のようにトランジスタのコレク
タ電流の制限のため、ベース・エミツタ間に直列
接続のダイオードを接続した場合、ベース電流が
変動すると各ダイオードの順電圧が変動し、順電
圧の和VFは変動値とダイオードの数との積とな
つて(1)式からきまるICの値が変動し、電流制限値
が異なつてくるという問題があつた。
タ電流の制限のため、ベース・エミツタ間に直列
接続のダイオードを接続した場合、ベース電流が
変動すると各ダイオードの順電圧が変動し、順電
圧の和VFは変動値とダイオードの数との積とな
つて(1)式からきまるICの値が変動し、電流制限値
が異なつてくるという問題があつた。
本発明の目的は、上述の問題を解決し、ベース
電流の大小によるトランジスタのコレクタ電流の
制限値の変動の少ない半導体装置を提供すること
にある。
電流の大小によるトランジスタのコレクタ電流の
制限値の変動の少ない半導体装置を提供すること
にある。
上記の目的を達成するために、本発明の装置
は、トランジスタのコレクタ電流値を制限する機
能を有するものであつて、第一導電形の半導体素
体の一面にトランジスタのベース・エミツタ接合
の数より多い数の第二導電形のベース領域が形成
され、さらに各領域内に第一導電形のエミツタ領
域が形成されて各ベース領域およびエミツタ領域
にそれぞれベース電極およびエミツタ電極が設け
られ、各ベース電極が隣接ベース領域内のエミツ
タ電極に順次接続されてなるダーリントントラン
ジスタが、トランジスタと同一導電形構成を有
し、トランジスタと同一基板上にトランジスタと
絶縁して支持され、トランジスタのベース電極が
半導体素体の他面に設けられたダーリントントラ
ンジスタのコレクタ電極ならびにエミツタ電極と
接続されていない端部のベース電極と接続され、
トランジスタのエミツタ電極がダーリントントラ
ンジスタのベース電極と接続されていない端部の
エミツタ電極と接続されたものとされる。
は、トランジスタのコレクタ電流値を制限する機
能を有するものであつて、第一導電形の半導体素
体の一面にトランジスタのベース・エミツタ接合
の数より多い数の第二導電形のベース領域が形成
され、さらに各領域内に第一導電形のエミツタ領
域が形成されて各ベース領域およびエミツタ領域
にそれぞれベース電極およびエミツタ電極が設け
られ、各ベース電極が隣接ベース領域内のエミツ
タ電極に順次接続されてなるダーリントントラン
ジスタが、トランジスタと同一導電形構成を有
し、トランジスタと同一基板上にトランジスタと
絶縁して支持され、トランジスタのベース電極が
半導体素体の他面に設けられたダーリントントラ
ンジスタのコレクタ電極ならびにエミツタ電極と
接続されていない端部のベース電極と接続され、
トランジスタのエミツタ電極がダーリントントラ
ンジスタのベース電極と接続されていない端部の
エミツタ電極と接続されたものとされる。
上記のような半導体装置では、ダーリントント
ランジスタのベースが主トランジスタのベース
に、エミツタが主トランジスタのエミツタに接続
されたことになつて、直列接続されたベース・エ
ミツタ接合が従来の直列接続ダイオードの接合の
役をする。同時に主トランジスタのコレクタ電流
を制限するための過剰ベース電流I1はダーリント
ントランジスタのコレクタからエミツタに流れる
ため、ベース・エミツタ接合に流れる電流はダー
リントントランジスタの電流増幅率をβとしたと
きI1／βとなり、それに対応する過電圧VFのI1が
変動した際の変動も小さくなり、(1)式から得られ
るコレクタ電流ICの制限値の変動を抑えることが
できる。
ランジスタのベースが主トランジスタのベース
に、エミツタが主トランジスタのエミツタに接続
されたことになつて、直列接続されたベース・エ
ミツタ接合が従来の直列接続ダイオードの接合の
役をする。同時に主トランジスタのコレクタ電流
を制限するための過剰ベース電流I1はダーリント
ントランジスタのコレクタからエミツタに流れる
ため、ベース・エミツタ接合に流れる電流はダー
リントントランジスタの電流増幅率をβとしたと
きI1／βとなり、それに対応する過電圧VFのI1が
変動した際の変動も小さくなり、(1)式から得られ
るコレクタ電流ICの制限値の変動を抑えることが
できる。
第１図ａ，ｂは本発明の一実施例を示し、第４
〜第６図と共通の部分には同一の符号が付されて
いる。第１図ａにおいて、NPN型トランジスタ
１は銅基板３０の上のセラミツク板２の上に銅板
３を介して固定され、ベース電極１１はベース端
子導体５１と、エミツタ電極１２はエミツタ端子
導体５２とそれぞれ導線４によつて接続されてい
る。さらに本発明に基づきNPN型ダーリントン
トランジスタ８が銅板３を介して絶縁板２の上に
固定されている。第１図ｂはダーリントントラン
ジスタの構造を示すが、第６図に示した１チツプ
の直列ダーリントン６と同様の構造である。すな
わち、Ｎ形半導体ペレツト６３に二つのＰ層６
４、さらにその中にそれぞれＮ層６５を形成し、
一方のＰ層６４と他方のＮ層６５を酸化膜６６の
開口部で接触する導体７によつて接続したもので
ある。導体７に接触されないＰ層６４にはベース
電極８１、Ｎ層６５にはエミツタ電極８２が設け
られ、ペレツト６３の下面にはコレクタ電流８３
が設けられている。ダーリントントランジスタ８
のベース電極８１はコレクタ電極８３と銅板３に
よつて短絡され、さらに導線４によりベース端子
導体５１に接続されている。ダーリントントラン
ジスタ８のエミツタ電極８２は導線４によりエミ
ツタ端子導体５２と接続されている。このように
構成した結果、第７図に示した等価回路が得られ
る。第７図の各部には第１図の対応する部分の符
号が記入されている。ダーリントントランジスタ
のベース電極８１に流れ込む電流I2はI1を電流増
幅率βで割つた値であるので、二つのベース・エ
ミツタ接合における順電圧の和はI1に対する値よ
り小さくなる。すなわち動作抵抗が小さくなつて
ベース電流の変動に対する順電圧の変動が減少
し、ICの制限値の変動も小さくなる。
〜第６図と共通の部分には同一の符号が付されて
いる。第１図ａにおいて、NPN型トランジスタ
１は銅基板３０の上のセラミツク板２の上に銅板
３を介して固定され、ベース電極１１はベース端
子導体５１と、エミツタ電極１２はエミツタ端子
導体５２とそれぞれ導線４によつて接続されてい
る。さらに本発明に基づきNPN型ダーリントン
トランジスタ８が銅板３を介して絶縁板２の上に
固定されている。第１図ｂはダーリントントラン
ジスタの構造を示すが、第６図に示した１チツプ
の直列ダーリントン６と同様の構造である。すな
わち、Ｎ形半導体ペレツト６３に二つのＰ層６
４、さらにその中にそれぞれＮ層６５を形成し、
一方のＰ層６４と他方のＮ層６５を酸化膜６６の
開口部で接触する導体７によつて接続したもので
ある。導体７に接触されないＰ層６４にはベース
電極８１、Ｎ層６５にはエミツタ電極８２が設け
られ、ペレツト６３の下面にはコレクタ電流８３
が設けられている。ダーリントントランジスタ８
のベース電極８１はコレクタ電極８３と銅板３に
よつて短絡され、さらに導線４によりベース端子
導体５１に接続されている。ダーリントントラン
ジスタ８のエミツタ電極８２は導線４によりエミ
ツタ端子導体５２と接続されている。このように
構成した結果、第７図に示した等価回路が得られ
る。第７図の各部には第１図の対応する部分の符
号が記入されている。ダーリントントランジスタ
のベース電極８１に流れ込む電流I2はI1を電流増
幅率βで割つた値であるので、二つのベース・エ
ミツタ接合における順電圧の和はI1に対する値よ
り小さくなる。すなわち動作抵抗が小さくなつて
ベース電流の変動に対する順電圧の変動が減少
し、ICの制限値の変動も小さくなる。
第８図は別の実施例を示し、この場合はトラン
ジスタ１のベース電極１１が接続されるベース端
子導体５１上にダーリントントランジスタ８が固
定される。ベース端子導体５１はモジユール容器
外まで延長されて外部端子５３を形成している。
この結果、第１図におけるダーリントントランジ
スタ８の下側の銅板３が省略でき、モジユールの
面積を小さくすることができ、導線４の数も５本
から４本に減ずる。
ジスタ１のベース電極１１が接続されるベース端
子導体５１上にダーリントントランジスタ８が固
定される。ベース端子導体５１はモジユール容器
外まで延長されて外部端子５３を形成している。
この結果、第１図におけるダーリントントランジ
スタ８の下側の銅板３が省略でき、モジユールの
面積を小さくすることができ、導線４の数も５本
から４本に減ずる。
第９図はさらに別の実施例において用いられる
ダーリントントランジスタ８を示し、この場合は
前段トランジスタのベース領域６４上であつて、
第９図の左側に示されている後段トランジスタの
ベース領域６４に近い部分に電極８４を設け、ベ
ース電極８１と接続してその部分をベース電極と
同電位にする。また、共通コレクタ領域となるＮ
層６３の前段、後段トランジスタのベース領域６
４にはさまれた部分の幅ｌを小さくしてある。こ
の結果、ベース電極８４が接触する前段トランジ
スタのベース領域６４のＰ層、共通コレクタ領域
のＮ層６３、後段トランジスタのベース領域６４
のＰ層、エミツタ電極８２が接触する後段トラン
ジスタのエミツタ領域６５のＮ層からなる
PNPNサイリスタ効果が生ずる。すなわち、こ
のダーリントントランジスタは、二つの縦方向の
トランジスタと一つの横方向のサイリスタとをあ
わせ持つた素子となり、そのＢ−Ｅ間の入力特性
は、第１０図の実線９に示されたように、えん層
電圧を有するものの微小のベース電流IBが流れる
ことによりサイリスタ効果によつてVBEが急激に
低下する。これにより第１１図の実線３３に示す
ようなトランジスタ１の出力特性が得られ、過電
流検出後のICの制限値が過電流検出値よりも低い
値となるため、よりトランジスタ１の過電流耐量
が増加する。
ダーリントントランジスタ８を示し、この場合は
前段トランジスタのベース領域６４上であつて、
第９図の左側に示されている後段トランジスタの
ベース領域６４に近い部分に電極８４を設け、ベ
ース電極８１と接続してその部分をベース電極と
同電位にする。また、共通コレクタ領域となるＮ
層６３の前段、後段トランジスタのベース領域６
４にはさまれた部分の幅ｌを小さくしてある。こ
の結果、ベース電極８４が接触する前段トランジ
スタのベース領域６４のＰ層、共通コレクタ領域
のＮ層６３、後段トランジスタのベース領域６４
のＰ層、エミツタ電極８２が接触する後段トラン
ジスタのエミツタ領域６５のＮ層からなる
PNPNサイリスタ効果が生ずる。すなわち、こ
のダーリントントランジスタは、二つの縦方向の
トランジスタと一つの横方向のサイリスタとをあ
わせ持つた素子となり、そのＢ−Ｅ間の入力特性
は、第１０図の実線９に示されたように、えん層
電圧を有するものの微小のベース電流IBが流れる
ことによりサイリスタ効果によつてVBEが急激に
低下する。これにより第１１図の実線３３に示す
ようなトランジスタ１の出力特性が得られ、過電
流検出後のICの制限値が過電流検出値よりも低い
値となるため、よりトランジスタ１の過電流耐量
が増加する。
第１２図は主トランジスタが２段のダーリント
ントランジスタ２５であるときの実施例の等価回
路図で、ベース・エミツタ間に一つ多いベース・
エミツタ接合を有する３段のダーリントントラン
ジスタ２６を接続すれば同様の電流制限効果が得
られる。
ントランジスタ２５であるときの実施例の等価回
路図で、ベース・エミツタ間に一つ多いベース・
エミツタ接合を有する３段のダーリントントラン
ジスタ２６を接続すれば同様の電流制限効果が得
られる。
なお、第１図ｂはダーリントントランジスタの
前段トランジスタと出力段トランジスタとを同一
寸法で図示したが、最終段のみを大きくし、他の
段は電流増幅率の逆数の比で小さくすることがで
きる。このことは、挿入ダーリントントランジス
タの段数が多くなるほど効果が大きい。
前段トランジスタと出力段トランジスタとを同一
寸法で図示したが、最終段のみを大きくし、他の
段は電流増幅率の逆数の比で小さくすることがで
きる。このことは、挿入ダーリントントランジス
タの段数が多くなるほど効果が大きい。
本発明は、トランジスタのコレクタ電流制限の
ためにベース、エミツタ間に挿入される直列接続
ダイオードの代わりに、トランジスタのベース・
エミツタ接合数より少なくとも一つ多い段数のダ
ーリントントランジスタを１チツプに構成して挿
入するもので、トランジスタと同一基板上に支持
することによりコンパクトでベース電流の変動に
よる電流制限値の変動の小さい半導体装置を得る
ことができる。
ためにベース、エミツタ間に挿入される直列接続
ダイオードの代わりに、トランジスタのベース・
エミツタ接合数より少なくとも一つ多い段数のダ
ーリントントランジスタを１チツプに構成して挿
入するもので、トランジスタと同一基板上に支持
することによりコンパクトでベース電流の変動に
よる電流制限値の変動の小さい半導体装置を得る
ことができる。
第１図ａ，ｂは本発明の一実施例を示し、ａは
正面図、ｂはダーリントントランジスタの断面
図、第２図は従来の電流制限半導体装置の等価回
路図、第３図はその電流制限効果を示すコレクタ
電流とコレクタ・エミツタ電圧の関係線図、第４
図は第２図の回路に対応する半導体装置の一例の
正面図、第５図は他の例の断面図、第６図ａ，ｂ
はさらに他の例を示し、ａは用いられるダイオー
ドチツプの断面図、ｂは半導体装置の断面図、第
７図は第１図の実施例の等価回路図、第８図は本
発明の別の実施例の断面図、第９図は本発明のさ
らに別の実施例のダーリントントランジスタの断
面図、第１０図は第９図のダーリントントランジ
スタのＢ−Ｅ間の入力特性線図、第１１図は第９
図のダーリントントランジスタを用いた実施例の
コレクタ電流とコレクタ・エミツタ電圧の関係線
図、第１２図は本発明のさらに異なる実施例の等
価回路図である。 １：トランジスタ、１１：ベース電極、１２：
エミツタ電極、２：絶縁板、３：銅板、４：導
線、５１：ベース端子導体、５２：エミツタ端子
導体、５３：外部ベース端子、７：導体、８：ダ
ーリントントランジスタ、８１：ベース電極、８
２：エミツタ電極、８３：コレクタ電極。
正面図、ｂはダーリントントランジスタの断面
図、第２図は従来の電流制限半導体装置の等価回
路図、第３図はその電流制限効果を示すコレクタ
電流とコレクタ・エミツタ電圧の関係線図、第４
図は第２図の回路に対応する半導体装置の一例の
正面図、第５図は他の例の断面図、第６図ａ，ｂ
はさらに他の例を示し、ａは用いられるダイオー
ドチツプの断面図、ｂは半導体装置の断面図、第
７図は第１図の実施例の等価回路図、第８図は本
発明の別の実施例の断面図、第９図は本発明のさ
らに別の実施例のダーリントントランジスタの断
面図、第１０図は第９図のダーリントントランジ
スタのＢ−Ｅ間の入力特性線図、第１１図は第９
図のダーリントントランジスタを用いた実施例の
コレクタ電流とコレクタ・エミツタ電圧の関係線
図、第１２図は本発明のさらに異なる実施例の等
価回路図である。 １：トランジスタ、１１：ベース電極、１２：
エミツタ電極、２：絶縁板、３：銅板、４：導
線、５１：ベース端子導体、５２：エミツタ端子
導体、５３：外部ベース端子、７：導体、８：ダ
ーリントントランジスタ、８１：ベース電極、８
２：エミツタ電極、８３：コレクタ電極。
１ 絶縁性基板上に不透明な金属からなるゲート
電極が積層され、さらに該ゲート電極と前記絶縁
性基板面上にゲート絶縁層が積層され、 前記ゲート絶縁層上には厚さが共に100Å以上
で双方の合計膜厚が1000Å以下であるアモルフア
スシリコン半導体膜とアモルフアスシリコンコン
タクト膜とがゲート電極と自己整合された輪郭形
状で積層され前記アモルフアスシリコン半導体膜
とアモルフアスシリコンコンタクト膜との間には
前記アモルフアスシリコンコンタクト膜をソース
領域とドレイン領域に分離する保護絶縁膜が介在
し、前記ソース領域とドレイン領域にはそれぞれ
ソース電極とドレイン電極が接合していることを
特徴とする薄膜トランジスタ。
電極が積層され、さらに該ゲート電極と前記絶縁
性基板面上にゲート絶縁層が積層され、 前記ゲート絶縁層上には厚さが共に100Å以上
で双方の合計膜厚が1000Å以下であるアモルフア
スシリコン半導体膜とアモルフアスシリコンコン
タクト膜とがゲート電極と自己整合された輪郭形
状で積層され前記アモルフアスシリコン半導体膜
とアモルフアスシリコンコンタクト膜との間には
前記アモルフアスシリコンコンタクト膜をソース
領域とドレイン領域に分離する保護絶縁膜が介在
し、前記ソース領域とドレイン領域にはそれぞれ
ソース電極とドレイン電極が接合していることを
特徴とする薄膜トランジスタ。
Claims (1)
- ダーリントントランジスタがトランジスタのベー
ス電極に接続され、外部端子と一体のベース端子
導体を介してトランジスタと同一基板上に固定さ
れたことを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62063590A JPS63265461A (ja) | 1986-12-15 | 1987-03-18 | 半導体装置 |
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