JPH0529253A - 配線形成方法 - Google Patents
配線形成方法Info
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- JPH0529253A JPH0529253A JP3206120A JP20612091A JPH0529253A JP H0529253 A JPH0529253 A JP H0529253A JP 3206120 A JP3206120 A JP 3206120A JP 20612091 A JP20612091 A JP 20612091A JP H0529253 A JPH0529253 A JP H0529253A
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Abstract
(57)【要約】
【目的】 バリヤメタル構造を有する高アスペクト比の
接続孔にＡｌ系材料を均一に埋め込む。 【構成】 ＳｉＯ2 層間絶縁膜３に開口されたコンタク
ト・ホール３ａの内部をスパッタリング法等により薄い
Ｔｉ層４で被覆した後、たとえばジシクロペンタジエニ
ルチタニウムジアジドを原料物質とする光アシストＬＰ
ＣＶＤ法によりＴｉＮx 層４を成膜する。このＴｉＮx
層４は、スパッタリング法により形成されるものよりも
段差被覆性に優れ、コンタクト・ホール３ａの内奥部に
も十分な厚さに形成される。この後、高温スパッタリン
グによりＡｌ−１％Ｓｉ層６を成膜すると、該Ａｌ−１
％Ｓｉ層６はＴｉＮx層４との界面反応によりコンタク
ト・ホール３ａの内部へ引き込まれてゆき、最後には鬆
（す）を発生させることなくこれを均一に埋め込む。
接続孔にＡｌ系材料を均一に埋め込む。 【構成】 ＳｉＯ2 層間絶縁膜３に開口されたコンタク
ト・ホール３ａの内部をスパッタリング法等により薄い
Ｔｉ層４で被覆した後、たとえばジシクロペンタジエニ
ルチタニウムジアジドを原料物質とする光アシストＬＰ
ＣＶＤ法によりＴｉＮx 層４を成膜する。このＴｉＮx
層４は、スパッタリング法により形成されるものよりも
段差被覆性に優れ、コンタクト・ホール３ａの内奥部に
も十分な厚さに形成される。この後、高温スパッタリン
グによりＡｌ−１％Ｓｉ層６を成膜すると、該Ａｌ−１
％Ｓｉ層６はＴｉＮx層４との界面反応によりコンタク
ト・ホール３ａの内部へ引き込まれてゆき、最後には鬆
（す）を発生させることなくこれを均一に埋め込む。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造等に
適用される配線形成方法に関し、特にバリヤメタル構造
を有するコンタクト部にアルミニウム（Ａｌ）系材料を
均一に埋め込む方法に関する。
適用される配線形成方法に関し、特にバリヤメタル構造
を有するコンタクト部にアルミニウム（Ａｌ）系材料を
均一に埋め込む方法に関する。
【０００２】
【従来の技術】近年のＶＬＳＩ，ＵＬＳＩ等にみられる
ように、半導体装置のデザイン・ルールが高度に縮小さ
れるに伴い、下層配線と上層配線の接続を図るために層
間絶縁膜に開口される接続孔の開口径も微細化し、アス
ペクト比が１を越えるようになってきている。上層配線
は一般にスパッタリング法によりＡｌ系材料を被着させ
ることにより形成されているが、かかる高アスペクト比
を有する接続孔を埋め込むにはもはや十分な段差被覆性
（ステップ・カバレッジ）が達成されにくく、断線を生
ずる原因ともなっている。
ように、半導体装置のデザイン・ルールが高度に縮小さ
れるに伴い、下層配線と上層配線の接続を図るために層
間絶縁膜に開口される接続孔の開口径も微細化し、アス
ペクト比が１を越えるようになってきている。上層配線
は一般にスパッタリング法によりＡｌ系材料を被着させ
ることにより形成されているが、かかる高アスペクト比
を有する接続孔を埋め込むにはもはや十分な段差被覆性
（ステップ・カバレッジ）が達成されにくく、断線を生
ずる原因ともなっている。
【０００３】そこで、段差被覆性の不足を改善するため
の対策として、近年、高温スパッタリング法が提案され
ている。これは、ウェハをヒータ・ブロック等を介して
数百℃に加熱しながらスパッタリングを行うものであ
る。この方法によれば、高温によるＡｌ系材料層のリフ
ロー効果により段差被覆性を改善することができる。高
温スパッタリング法では、Ａｌ系材料層の下地としてチ
タン（Ｔｉ）層あるいは窒化チタン（ＴｉＮx ）層を設
けた場合に、接続孔が良好に埋め込まれることが知られ
ている。これは、Ｔｉ層もしくはＴｉＮx 層とＡｌ系材
料層との間で界面反応が起こりながら埋め込みが進行す
るためであると説明されている。この過程については、
後述の実施例において図面を参照しながら説明するが、
要約すると以下のとおりである。膜成長の初期にウェハ
の平坦面上で成長したＡｌ系材料層が接続孔のエッジ部
に迫り出し、この迫り出し部の先端はやがて融合して接
続孔を塞ぐ。接続孔の内部は空洞となるが、Ａｌ系材料
層は接続孔の内壁を被覆しているＴｉ層もしくはＴｉＮ
x 層との間で界面反応を起こしながら徐々に内部へ引き
込まれて行き、最終的には接続孔が隙間なく埋め込まれ
るのである。
の対策として、近年、高温スパッタリング法が提案され
ている。これは、ウェハをヒータ・ブロック等を介して
数百℃に加熱しながらスパッタリングを行うものであ
る。この方法によれば、高温によるＡｌ系材料層のリフ
ロー効果により段差被覆性を改善することができる。高
温スパッタリング法では、Ａｌ系材料層の下地としてチ
タン（Ｔｉ）層あるいは窒化チタン（ＴｉＮx ）層を設
けた場合に、接続孔が良好に埋め込まれることが知られ
ている。これは、Ｔｉ層もしくはＴｉＮx 層とＡｌ系材
料層との間で界面反応が起こりながら埋め込みが進行す
るためであると説明されている。この過程については、
後述の実施例において図面を参照しながら説明するが、
要約すると以下のとおりである。膜成長の初期にウェハ
の平坦面上で成長したＡｌ系材料層が接続孔のエッジ部
に迫り出し、この迫り出し部の先端はやがて融合して接
続孔を塞ぐ。接続孔の内部は空洞となるが、Ａｌ系材料
層は接続孔の内壁を被覆しているＴｉ層もしくはＴｉＮ
x 層との間で界面反応を起こしながら徐々に内部へ引き
込まれて行き、最終的には接続孔が隙間なく埋め込まれ
るのである。
【０００４】
【発明が解決しようとする課題】上述の埋め込みの機構
から考えて、Ｔｉ層もしくはＴｉＮx 層を下地とするＡ
ｌの高温スパッタリングは、かなり高いアスペクト比を
有する接続孔の埋め込みにも対応できる技術として期待
されている。しかし、これはあくまでもＴｉ層，ＴｉＮ
x 層等の下地が良好な段差被覆性をもって形成されてい
ることが前提となる。これらの下地は通常スパッタリン
グ法により形成されているが、接続孔のアスペクト比が
将来さらに増大した場合には下地の段差被覆性が劣化
し、このことがプロセスの実用性を制限する虞れが大き
い。この問題点を、図１２を参照しながら説明する。
から考えて、Ｔｉ層もしくはＴｉＮx 層を下地とするＡ
ｌの高温スパッタリングは、かなり高いアスペクト比を
有する接続孔の埋め込みにも対応できる技術として期待
されている。しかし、これはあくまでもＴｉ層，ＴｉＮ
x 層等の下地が良好な段差被覆性をもって形成されてい
ることが前提となる。これらの下地は通常スパッタリン
グ法により形成されているが、接続孔のアスペクト比が
将来さらに増大した場合には下地の段差被覆性が劣化
し、このことがプロセスの実用性を制限する虞れが大き
い。この問題点を、図１２を参照しながら説明する。
【０００５】図１２（ａ）は、予め不純物拡散領域３２
が下層配線として形成された半導体基板３１上に層間絶
縁膜３３が形成され、該層間絶縁膜３３に不純物拡散領
域３２に臨むコンタクト・ホール３３ａが開口され、さ
らにウェハの全面がＴｉ層３４とＴｉＮx 層３５からな
る２層構造のバリヤメタルで被覆された状態を示してい
る。このようにバリヤメタルを２層構造としているの
は、低抵抗のオーミック・コンタクトをＴｉ層３４によ
り達成し、そのバリヤ性の不足をＴｉＮx 層３５で補う
ためである。
が下層配線として形成された半導体基板３１上に層間絶
縁膜３３が形成され、該層間絶縁膜３３に不純物拡散領
域３２に臨むコンタクト・ホール３３ａが開口され、さ
らにウェハの全面がＴｉ層３４とＴｉＮx 層３５からな
る２層構造のバリヤメタルで被覆された状態を示してい
る。このようにバリヤメタルを２層構造としているの
は、低抵抗のオーミック・コンタクトをＴｉ層３４によ
り達成し、そのバリヤ性の不足をＴｉＮx 層３５で補う
ためである。
【０００６】しかしながら、コンタクト・ホール３３ａ
のアスペクト比が高くなると、上記バリヤメタルの段差
被覆性は顕著に劣化する。Ｔｉ層３４は、元来薄くしか
形成されないために、コンタクト・ホール３３ａの底
部、および底部付近の側壁部では層厚が極めて薄くなっ
ている。一方のＴｉＮx 層３５は、Ｔｉ層３４よりはや
や厚く形成されるが、コンタクト・ホール３３ａの開口
端付近においてオーバーハング部３５ａが先に形成され
てしまうため、コンタクト・ホール３３ａの内奥部では
極端に膜成長が阻害される。つまり、下地の成膜をスパ
ッタリング法のみに頼る限りは、アスペクト比の高いコ
ンタクト・ホール３３ａの内奥部にまで十分な量のＴｉ
層３４やＴｉＮx 層３５を形成することはできない。
のアスペクト比が高くなると、上記バリヤメタルの段差
被覆性は顕著に劣化する。Ｔｉ層３４は、元来薄くしか
形成されないために、コンタクト・ホール３３ａの底
部、および底部付近の側壁部では層厚が極めて薄くなっ
ている。一方のＴｉＮx 層３５は、Ｔｉ層３４よりはや
や厚く形成されるが、コンタクト・ホール３３ａの開口
端付近においてオーバーハング部３５ａが先に形成され
てしまうため、コンタクト・ホール３３ａの内奥部では
極端に膜成長が阻害される。つまり、下地の成膜をスパ
ッタリング法のみに頼る限りは、アスペクト比の高いコ
ンタクト・ホール３３ａの内奥部にまで十分な量のＴｉ
層３４やＴｉＮx 層３５を形成することはできない。
【０００７】このような状態でＡｌ系材料層３６を高温
スパッタリング法により成膜したとしても、下地との界
面反応が進行しにくくなった時点でコンタクト・ホール
３３ａの埋め込みは停止してしまい、図１２（ｂ）に示
されるように、該コンタクト・ホール３３ａの底部には
鬆（す）３７が残存してしまう。そこで本発明は、バリ
ヤメタルの段差被覆性を改善し、高温スパッタリング法
により鬆を発生させることなくＡｌ系材料層で接続孔を
埋め込むことを可能とする方法を提供することを目的と
する。
スパッタリング法により成膜したとしても、下地との界
面反応が進行しにくくなった時点でコンタクト・ホール
３３ａの埋め込みは停止してしまい、図１２（ｂ）に示
されるように、該コンタクト・ホール３３ａの底部には
鬆（す）３７が残存してしまう。そこで本発明は、バリ
ヤメタルの段差被覆性を改善し、高温スパッタリング法
により鬆を発生させることなくＡｌ系材料層で接続孔を
埋め込むことを可能とする方法を提供することを目的と
する。
【０００８】
【課題を解決するための手段】本発明の配線形成方法は
上述の目的を達成するために提案されるものであり、基
板上の絶縁膜に開口された接続孔の少なくとも底面およ
び側壁面にＣＶＤ法によりＴｉＮx 層を成膜する工程
と、前記基板を加熱しながら少なくとも前記接続孔を充
填するごとくＡｌ系材料層を成膜する工程とを有するこ
とを特徴とする。
上述の目的を達成するために提案されるものであり、基
板上の絶縁膜に開口された接続孔の少なくとも底面およ
び側壁面にＣＶＤ法によりＴｉＮx 層を成膜する工程
と、前記基板を加熱しながら少なくとも前記接続孔を充
填するごとくＡｌ系材料層を成膜する工程とを有するこ
とを特徴とする。
【０００９】
【作用】本発明者は上述の目的を達成するために検討を
行った結果、ＴｉＮx 層を形成する方法として、スパッ
タリング法よりは段差被覆性に優れるＣＶＤ法を採用す
ることを考えた。ＣＶＤ法によるＴｉＮx 層の形成につ
いては、近年研究が端緒に着いたばかりであり、原料物
質も確立されているとは言い難い。しかし、たとえば月
刊セミコンダクターワールド１９９１年１月号，１３０
〜１３２ページ（プレスジャーナル社刊）には、原料物
質としてビスシクロペンタジエニルチタニウムジアジド
〔以下、Ｃｐ2 Ｔｉ（Ｎ3 ）2 と称する。〕を用いて光
アシストＬＰＣＶＤを行うことにより、０．５μｍ径の
コンタクト・ホールを良好な段差被覆性をもってＴｉＮ
x 層で被覆した例が報告されている。
行った結果、ＴｉＮx 層を形成する方法として、スパッ
タリング法よりは段差被覆性に優れるＣＶＤ法を採用す
ることを考えた。ＣＶＤ法によるＴｉＮx 層の形成につ
いては、近年研究が端緒に着いたばかりであり、原料物
質も確立されているとは言い難い。しかし、たとえば月
刊セミコンダクターワールド１９９１年１月号，１３０
〜１３２ページ（プレスジャーナル社刊）には、原料物
質としてビスシクロペンタジエニルチタニウムジアジド
〔以下、Ｃｐ2 Ｔｉ（Ｎ3 ）2 と称する。〕を用いて光
アシストＬＰＣＶＤを行うことにより、０．５μｍ径の
コンタクト・ホールを良好な段差被覆性をもってＴｉＮ
x 層で被覆した例が報告されている。
【００１０】ＴｉＮx 層の段差被覆性が良好であれば、
その上にＡｌ系材料層が成膜される際にも接続孔の開口
端から底部に至るまでＴｉＮx 層とＡｌ系材料層との界
面反応が円滑に進行し、接続孔を均一に埋め込むことが
可能となる。
その上にＡｌ系材料層が成膜される際にも接続孔の開口
端から底部に至るまでＴｉＮx 層とＡｌ系材料層との界
面反応が円滑に進行し、接続孔を均一に埋め込むことが
可能となる。
【００１１】
【実施例】実施例１ 本実施例は、Ｔｉ層／ＴｉＮx 層の２層構造を有するバ
リヤメタルのうち、ＴｉＮx 層をＣｐ2 Ｔｉ（Ｎ3 ）2
を原料物質とする光アシストＬＰＣＶＤ法により成膜し
た後、高温スパッタリング法によりＡｌ−１％Ｓｉ層で
コンタクト・ホールを埋め込んだ例である。このプロセ
スを、図１ないし図５を参照しながら説明する。
リヤメタルのうち、ＴｉＮx 層をＣｐ2 Ｔｉ（Ｎ3 ）2
を原料物質とする光アシストＬＰＣＶＤ法により成膜し
た後、高温スパッタリング法によりＡｌ−１％Ｓｉ層で
コンタクト・ホールを埋め込んだ例である。このプロセ
スを、図１ないし図５を参照しながら説明する。
【００１２】まず、図１に示されるように、予め不純物
拡散領域２が形成されたシリコン基板１上にＣＶＤ法等
により層厚約０．８μｍのＳｉＯ2 層間絶縁膜３が形成
され、該ＳｉＯ2 層間絶縁膜３に上記不純物拡散領域２
に臨んで直径約０．４μｍのコンタクト・ホール４が開
口されたウェハを用意し、その全面にＴｉ層４およびＴ
ｉＮx 層５を順次成膜した。
拡散領域２が形成されたシリコン基板１上にＣＶＤ法等
により層厚約０．８μｍのＳｉＯ2 層間絶縁膜３が形成
され、該ＳｉＯ2 層間絶縁膜３に上記不純物拡散領域２
に臨んで直径約０．４μｍのコンタクト・ホール４が開
口されたウェハを用意し、その全面にＴｉ層４およびＴ
ｉＮx 層５を順次成膜した。
【００１３】ここで、上記Ｔｉ層４は、一例としてＡｒ
流量１００ＳＣＣＭ，ガス圧０．４７Ｐａ（３．５ｍＴ
ｏｒｒ），ＤＣスパッタ・パワー４ｋＷ，ウェハ加熱温
度約１５０℃の条件でスパッタリングを行うことによ
り、約０．０３μｍの厚さに形成した。また、上記Ｔｉ
Ｎx 層５は、減圧下で約１５０℃にて加熱昇華されたＣ
ｐ2 Ｔｉ（Ｎ3 ）2 の蒸気に紫外線ランプで光照射を行
いながら、約４００℃の温度に保持されたウェハ上に約
０．０７μｍの厚さに成膜した。このとき、シクロペン
タジエニル（Ｃｐ）基は共鳴により安定化されているた
め、光励起により切断される結合はＣｐ基とＴｉ原子と
の間の結合である。この結果、気相中にはＴｉＮx の構
成元素のみを含む化学種が生成し、該化学種が減圧下で
加熱されたウェハの表面で十分にマイグレーションを起
こすことにより、良好な段差被覆性をもってＴｉＮx 層
５が成膜された。このＴｉＮx 層５には炭素がほとんど
混入しておらず、膜質，バリヤ性共に良好であった。
流量１００ＳＣＣＭ，ガス圧０．４７Ｐａ（３．５ｍＴ
ｏｒｒ），ＤＣスパッタ・パワー４ｋＷ，ウェハ加熱温
度約１５０℃の条件でスパッタリングを行うことによ
り、約０．０３μｍの厚さに形成した。また、上記Ｔｉ
Ｎx 層５は、減圧下で約１５０℃にて加熱昇華されたＣ
ｐ2 Ｔｉ（Ｎ3 ）2 の蒸気に紫外線ランプで光照射を行
いながら、約４００℃の温度に保持されたウェハ上に約
０．０７μｍの厚さに成膜した。このとき、シクロペン
タジエニル（Ｃｐ）基は共鳴により安定化されているた
め、光励起により切断される結合はＣｐ基とＴｉ原子と
の間の結合である。この結果、気相中にはＴｉＮx の構
成元素のみを含む化学種が生成し、該化学種が減圧下で
加熱されたウェハの表面で十分にマイグレーションを起
こすことにより、良好な段差被覆性をもってＴｉＮx 層
５が成膜された。このＴｉＮx 層５には炭素がほとんど
混入しておらず、膜質，バリヤ性共に良好であった。
【００１４】次に、一例としてＡｒ流量１００ＳＣＣ
Ｍ，ガス圧０．４７Ｐａ（３．５ｍＴｏｒｒ），ＤＣス
パッタ・パワー４．５ｋＷ，ウェハ加熱温度５００℃の
条件で高温スパッタリングを行うことにより、Ａｌ−１
％Ｓｉ層６を形成した。上記の条件では成膜速度が約
０．３μｍ／分となるが、このように成膜速度を比較的
低速とするのは、ＴｉＮx 層５とＡｌ−１％Ｓｉ層６と
の接触時間を長く確保して界面反応を十分に進行させる
ためである。
Ｍ，ガス圧０．４７Ｐａ（３．５ｍＴｏｒｒ），ＤＣス
パッタ・パワー４．５ｋＷ，ウェハ加熱温度５００℃の
条件で高温スパッタリングを行うことにより、Ａｌ−１
％Ｓｉ層６を形成した。上記の条件では成膜速度が約
０．３μｍ／分となるが、このように成膜速度を比較的
低速とするのは、ＴｉＮx 層５とＡｌ−１％Ｓｉ層６と
の接触時間を長く確保して界面反応を十分に進行させる
ためである。
【００１５】この過程では、Ａｌ−１％Ｓｉ層６がまず
ウェハの平坦面上で成長を始め、図２に示されるように
コンタクト・ホール３ａの開口端においてオーバーハン
グを形成する。このオーバーハングはやがて図３に示さ
れるように周囲から融合するが、Ａｌ−１％Ｓｉ層６は
図４に示されるようにコンタクト・ホール３ａの内壁部
に沿って下降を続け、最終的には図５に示されるように
コンタクト・ホール３ａを均一に埋め込んだ。
ウェハの平坦面上で成長を始め、図２に示されるように
コンタクト・ホール３ａの開口端においてオーバーハン
グを形成する。このオーバーハングはやがて図３に示さ
れるように周囲から融合するが、Ａｌ−１％Ｓｉ層６は
図４に示されるようにコンタクト・ホール３ａの内壁部
に沿って下降を続け、最終的には図５に示されるように
コンタクト・ホール３ａを均一に埋め込んだ。
【００１６】なお、上記Ａｌ−１％Ｓｉ層６の成膜条件
は上記の条件に限定されるものではなく、たとえばウェ
ハ加熱温度は４７０〜５３０℃程度、ガス圧は０．２７
〜０．５３Ｐａ（２〜４ｍＴｏｒｒ）程度の範囲で適宜
設定することができる。ＤＣスパッタ・パワーは成膜速
度が０．３μｍ／分程度となるように設定することが望
ましく、通常は５ｋＷ程度あるいはそれ以下である。Ｒ
Ｆバイアスはおおよそ２００〜４５０Ｖ（１３．５６Ｍ
Ｈｚの場合）の範囲で印加しても、あるいは印加しなく
ても良い。
は上記の条件に限定されるものではなく、たとえばウェ
ハ加熱温度は４７０〜５３０℃程度、ガス圧は０．２７
〜０．５３Ｐａ（２〜４ｍＴｏｒｒ）程度の範囲で適宜
設定することができる。ＤＣスパッタ・パワーは成膜速
度が０．３μｍ／分程度となるように設定することが望
ましく、通常は５ｋＷ程度あるいはそれ以下である。Ｒ
Ｆバイアスはおおよそ２００〜４５０Ｖ（１３．５６Ｍ
Ｈｚの場合）の範囲で印加しても、あるいは印加しなく
ても良い。
【００１７】実施例２ 本実施例は、チタン・シリサイド（ＴｉＳｉ2 ）層に臨
んで開口されたコンタクト・ホールをＣｐ2 Ｔｉ
（Ｎ3 ）2 を原料物質とする光アシストＬＰＣＶＤ法に
より成膜されるＴｉＮx 層で被覆した後、高温スパッタ
リング法によりコンタクト・ホールをＡｌ層で埋め込ん
だ例である。このプロセスを、図６ないし図１１を参照
しながら説明する。
んで開口されたコンタクト・ホールをＣｐ2 Ｔｉ
（Ｎ3 ）2 を原料物質とする光アシストＬＰＣＶＤ法に
より成膜されるＴｉＮx 層で被覆した後、高温スパッタ
リング法によりコンタクト・ホールをＡｌ層で埋め込ん
だ例である。このプロセスを、図６ないし図１１を参照
しながら説明する。
【００１８】まず、図６に示されるように、シリコン基
板１１上にたとえばＬＯＣＯＳ法によりフィールド酸化
膜１２を形成し、該フィールド酸化膜１２により規定さ
れる素子形成領域にゲート絶縁膜１３を介してＤＯＰＯ
Ｓ等からなるゲート電極１４を形成した。次に、上記ゲ
ート電極１４をマスクとしてソース／ドレイン領域１５
を形成するための１回目のイオン注入を行った後、ＣＶ
Ｄ法およびＲＩＥ等により常法にしたがって酸化シリコ
ン等からなるサイドウォール１６を形成した。
板１１上にたとえばＬＯＣＯＳ法によりフィールド酸化
膜１２を形成し、該フィールド酸化膜１２により規定さ
れる素子形成領域にゲート絶縁膜１３を介してＤＯＰＯ
Ｓ等からなるゲート電極１４を形成した。次に、上記ゲ
ート電極１４をマスクとしてソース／ドレイン領域１５
を形成するための１回目のイオン注入を行った後、ＣＶ
Ｄ法およびＲＩＥ等により常法にしたがって酸化シリコ
ン等からなるサイドウォール１６を形成した。
【００１９】さらに、素子形成領域の表面に存在する自
然酸化膜を希フッ酸で除去した後、たとえば熱酸化によ
り素子形成領域およびゲート電極１４上にそれぞれ５０
Å厚のＳｉＯ2 層１７，１８を形成した。ここで自然酸
化膜を予め除去しているのは、素子形成領域上における
ＳｉＯ2 層１７の厚さを均一とするためである。またＳ
ｉＯ2 層１７，１８は、上述のように基体の表面酸化に
より形成するのではなく、たとえば基体の全面に多結晶
シリコン層を被着形成した後に熱酸化を行って一旦厚い
ＳｉＯ2 層を形成し、続いて希フッ酸でエッチングを行
ってその層厚を所望の厚さに減ずることにより形成して
も良い。
然酸化膜を希フッ酸で除去した後、たとえば熱酸化によ
り素子形成領域およびゲート電極１４上にそれぞれ５０
Å厚のＳｉＯ2 層１７，１８を形成した。ここで自然酸
化膜を予め除去しているのは、素子形成領域上における
ＳｉＯ2 層１７の厚さを均一とするためである。またＳ
ｉＯ2 層１７，１８は、上述のように基体の表面酸化に
より形成するのではなく、たとえば基体の全面に多結晶
シリコン層を被着形成した後に熱酸化を行って一旦厚い
ＳｉＯ2 層を形成し、続いて希フッ酸でエッチングを行
ってその層厚を所望の厚さに減ずることにより形成して
も良い。
【００２０】さらに、前記ゲート電極１４およびサイド
ウォール１６とをマスクとし、前記ソース／ドレイン領
域１５の一部において不純物濃度を高めるための２回目
のイオン注入を前記ＳｉＯ2 層１７を介して行った。こ
のようにして、ＬＤＤ構造が達成される。このとき、ゲ
ート電極１４上のＳｉＯ2層１８は、注入イオンによる
チャネリングの防止層としても機能する。
ウォール１６とをマスクとし、前記ソース／ドレイン領
域１５の一部において不純物濃度を高めるための２回目
のイオン注入を前記ＳｉＯ2 層１７を介して行った。こ
のようにして、ＬＤＤ構造が達成される。このとき、ゲ
ート電極１４上のＳｉＯ2層１８は、注入イオンによる
チャネリングの防止層としても機能する。
【００２１】次に、一例としてアルゴン流量１００ＳＣ
ＣＭ，ガス圧０．４７Ｐａ（３．５ｍＴｏｒｒ），ＤＣ
スパッタ・パワー４ｋＷ，ウェハ加熱温度温度３００℃
の条件でＴｉのスパッタリングを行い、図７に示される
ように、基体の全面にＴｉ層１９を約０．０３μｍの厚
さに形成した。
ＣＭ，ガス圧０．４７Ｐａ（３．５ｍＴｏｒｒ），ＤＣ
スパッタ・パワー４ｋＷ，ウェハ加熱温度温度３００℃
の条件でＴｉのスパッタリングを行い、図７に示される
ように、基体の全面にＴｉ層１９を約０．０３μｍの厚
さに形成した。
【００２２】次に、図７に示されるウェハに対してＡｒ
雰囲気中，６５０℃，３０秒間のランプ・アニールを行
い、上記Ｔｉ層１９の一部とシリコン基板１１（正確に
はソース／ドレイン領域１５）およびゲート電極１４と
をそれぞれ上記ＳｉＯ2 層１７，１８を介して反応さ
せ、それぞれＴｉＳｉ層（図示せず。）を形成した。続
いて、ウェハをたとえばＨ2 Ｏ2 ：ＮＨ4 ＯＨ：Ｈ2 Ｏ
＝２：１：２（モル比）の混合溶液に１０分間浸漬する
ことにより、上記Ｔｉ層１９の未反応部分を選択的にエ
ッチング除去した。
雰囲気中，６５０℃，３０秒間のランプ・アニールを行
い、上記Ｔｉ層１９の一部とシリコン基板１１（正確に
はソース／ドレイン領域１５）およびゲート電極１４と
をそれぞれ上記ＳｉＯ2 層１７，１８を介して反応さ
せ、それぞれＴｉＳｉ層（図示せず。）を形成した。続
いて、ウェハをたとえばＨ2 Ｏ2 ：ＮＨ4 ＯＨ：Ｈ2 Ｏ
＝２：１：２（モル比）の混合溶液に１０分間浸漬する
ことにより、上記Ｔｉ層１９の未反応部分を選択的にエ
ッチング除去した。
【００２３】さらに、Ｎ2 雰囲気中，９００℃，３０秒
間のランプ・アニールを行って上記ＴｉＳｉ層とシリコ
ン基板１１およびゲート電極１４とをさらに反応させ、
図８に示されるように、それぞれＴｉＳｉ2 層１７ａ，
１８ａを形成した。ここで、上述のようにシリサイド化
のためのランプ・アニールを２段階に分けて行っている
のは、ＴｉＳｉ2 層１７ａ，１８ａを素子形成領域およ
びゲート電極上に選択性良く形成させるためである。最
初から９００℃付近でシリサイド化を行うと、フィール
ド酸化膜１２やサイドウォール１６の上にまでＴｉＳｉ
2 層７ａ，８ａが延在して形成され、ゲート電極１４と
ソース／ドレイン領域１５との間のリーク電流を増大さ
せる虞れが大きい。
間のランプ・アニールを行って上記ＴｉＳｉ層とシリコ
ン基板１１およびゲート電極１４とをさらに反応させ、
図８に示されるように、それぞれＴｉＳｉ2 層１７ａ，
１８ａを形成した。ここで、上述のようにシリサイド化
のためのランプ・アニールを２段階に分けて行っている
のは、ＴｉＳｉ2 層１７ａ，１８ａを素子形成領域およ
びゲート電極上に選択性良く形成させるためである。最
初から９００℃付近でシリサイド化を行うと、フィール
ド酸化膜１２やサイドウォール１６の上にまでＴｉＳｉ
2 層７ａ，８ａが延在して形成され、ゲート電極１４と
ソース／ドレイン領域１５との間のリーク電流を増大さ
せる虞れが大きい。
【００２４】なお、上述のＳｉＯ2 層１７，１８の形成
からＴｉＳｉ2 層１７ａ，１８ａの形成に至る一連のプ
ロセスは、本願出願人が先に特開平３−３８８２３号公
報において提案し、また月刊セミコンダクターワールド
１９９１年６月号，４４〜４８ページ（プレスジャーナ
ル社刊）にも紹介されているものである。このプロセス
に関しては、シリサイド化反応が酸化物層を介して行わ
れることから、ＳＩＴＯＸ（＝ｓｉｌｉｃｉｄａｔｉｏ
ｎ ｔｈｒｏｕｇｈ ｏｘｉｄｅ）という呼称が提唱さ
れている。従来の一般的なサリサイド（ＳＡＬＩＣＩＤ
Ｅ＝ｓｅｌｆａｌｉｇｎｅｄ ｓｉｌｉｃｉｄｅ）法に
比べ、ＴｉＳｉ2 層を素子形成領域にのみ選択的に形成
することができるので、接合リーク特性に優れたＭＯＳ
トランジスタを作成できる。また、成膜時のシリサイド
化反応速度が小さいため、膜質も極めて緻密かつ均一で
あり高いバリヤ性が得られる他、高温アニールを経ても
シート抵抗が低く保たれるという特長を有している。
からＴｉＳｉ2 層１７ａ，１８ａの形成に至る一連のプ
ロセスは、本願出願人が先に特開平３−３８８２３号公
報において提案し、また月刊セミコンダクターワールド
１９９１年６月号，４４〜４８ページ（プレスジャーナ
ル社刊）にも紹介されているものである。このプロセス
に関しては、シリサイド化反応が酸化物層を介して行わ
れることから、ＳＩＴＯＸ（＝ｓｉｌｉｃｉｄａｔｉｏ
ｎ ｔｈｒｏｕｇｈ ｏｘｉｄｅ）という呼称が提唱さ
れている。従来の一般的なサリサイド（ＳＡＬＩＣＩＤ
Ｅ＝ｓｅｌｆａｌｉｇｎｅｄ ｓｉｌｉｃｉｄｅ）法に
比べ、ＴｉＳｉ2 層を素子形成領域にのみ選択的に形成
することができるので、接合リーク特性に優れたＭＯＳ
トランジスタを作成できる。また、成膜時のシリサイド
化反応速度が小さいため、膜質も極めて緻密かつ均一で
あり高いバリヤ性が得られる他、高温アニールを経ても
シート抵抗が低く保たれるという特長を有している。
【００２５】次に、図９に示されるように、ウェハの全
面にたとえばＣＶＤ法によりＳｉＯ2 層間絶縁膜２０を
形成し、続いて該ＳｉＯ2 層間絶縁膜２０をパターニン
グしてソース／ドレイン領域１５上のＴｉＳｉ2 層１７
ａに臨む直径約０．４μｍのコンタクト・ホール２０ａ
を開口した。さらに、実施例１と同じ条件で光アシスト
ＣＶＤを行うことにより、ウェハの全面に厚さ約０．０
７μｍのＴｉＮx 層２１を成膜した。上記ＴｉＮx 層２
１の段差被覆性は極めて良好であった。
面にたとえばＣＶＤ法によりＳｉＯ2 層間絶縁膜２０を
形成し、続いて該ＳｉＯ2 層間絶縁膜２０をパターニン
グしてソース／ドレイン領域１５上のＴｉＳｉ2 層１７
ａに臨む直径約０．４μｍのコンタクト・ホール２０ａ
を開口した。さらに、実施例１と同じ条件で光アシスト
ＣＶＤを行うことにより、ウェハの全面に厚さ約０．０
７μｍのＴｉＮx 層２１を成膜した。上記ＴｉＮx 層２
１の段差被覆性は極めて良好であった。
【００２６】なお、本実施例のようにコンタクト・ホー
ル２０ａの下地がＴｉＳｉ2 層１７ａである場合には、
該ＴｉＳｉ2 層１７により十分に低いシート抵抗と高い
バリヤ性とが達成されるため、ＴｉＮx 層２１の下地と
して実施例１のようにＴｉ層を設ける必要はない。
ル２０ａの下地がＴｉＳｉ2 層１７ａである場合には、
該ＴｉＳｉ2 層１７により十分に低いシート抵抗と高い
バリヤ性とが達成されるため、ＴｉＮx 層２１の下地と
して実施例１のようにＴｉ層を設ける必要はない。
【００２７】次に、実施例１と同様の条件で高温スパッ
タリングを行い、ウェハの全面にＡｌ層２２を成膜し
た。このとき、下地となるＴｉＮx 層２１がコンタクト
・ホール２０ａの内壁部を良好に被覆しているため、図
１０に示されるようにコンタクト・ホール２０ａの埋め
込みはＡｌ膜２２とＴｉＮx層２１との間の界面反応に
より円滑に進行した。最終的には、図１１に示されるよ
うに、コンタクト・ホール２０ａは均一にＡｌ膜２２で
埋め込まれた。
タリングを行い、ウェハの全面にＡｌ層２２を成膜し
た。このとき、下地となるＴｉＮx 層２１がコンタクト
・ホール２０ａの内壁部を良好に被覆しているため、図
１０に示されるようにコンタクト・ホール２０ａの埋め
込みはＡｌ膜２２とＴｉＮx層２１との間の界面反応に
より円滑に進行した。最終的には、図１１に示されるよ
うに、コンタクト・ホール２０ａは均一にＡｌ膜２２で
埋め込まれた。
【００２８】なお、本実施例ではコンタクト・ホール２
０ａの埋め込みに純Ａｌを使用したが、これはＳＩＴＯ
Ｘ法により形成された極めてバリヤ性に優れるＴｉＳｉ
2 層１７ａを下地とすることにより得られるメリットで
ある。従来、半導体装置の配線材料としては、Ａｌ−１
％Ｓｉ合金が広く使用されてきた。これは、Ａｌ中へ予
めＳｉを固溶限界まで含有させておくことで、下地のシ
リコン基板へのＡｌの固溶を防止するという考え方にも
とづいている。しかし、半導体装置の製造工程において
種々の熱処理を経た場合に、Ｓｉが偏析してコンタクト
抵抗の上昇や接続不良の発生を招く虞れが大きく、コン
タクト・ホールの直径の縮小に伴って深刻な問題となる
ことが懸念されていた。しかし、本実施例のように純Ａ
ｌを使用することができれば、このような問題は生じな
いわけである。
０ａの埋め込みに純Ａｌを使用したが、これはＳＩＴＯ
Ｘ法により形成された極めてバリヤ性に優れるＴｉＳｉ
2 層１７ａを下地とすることにより得られるメリットで
ある。従来、半導体装置の配線材料としては、Ａｌ−１
％Ｓｉ合金が広く使用されてきた。これは、Ａｌ中へ予
めＳｉを固溶限界まで含有させておくことで、下地のシ
リコン基板へのＡｌの固溶を防止するという考え方にも
とづいている。しかし、半導体装置の製造工程において
種々の熱処理を経た場合に、Ｓｉが偏析してコンタクト
抵抗の上昇や接続不良の発生を招く虞れが大きく、コン
タクト・ホールの直径の縮小に伴って深刻な問題となる
ことが懸念されていた。しかし、本実施例のように純Ａ
ｌを使用することができれば、このような問題は生じな
いわけである。
【００２９】
【発明の効果】以上の説明からも明らかなように、本発
明を適用すれば高アスペクト比を有する接続孔にもＡｌ
系材料層を均一に埋め込むことができ、低抵抗で信頼性
の高い配線を形成することが可能となる。したがって、
本発明は微細なデザイン・ルールにもとづき設計され高
集積度および高性能を有する半導体装置の製造に極めて
好適である。
明を適用すれば高アスペクト比を有する接続孔にもＡｌ
系材料層を均一に埋め込むことができ、低抵抗で信頼性
の高い配線を形成することが可能となる。したがって、
本発明は微細なデザイン・ルールにもとづき設計され高
集積度および高性能を有する半導体装置の製造に極めて
好適である。
【図１】 本発明を２層構造のバリヤメタルを有する配
線の形成に適用したプロセス例において、コンタクト・
ホールを有するウェハの全面にスパッタリング法により
Ｔｉ層が、また光アシストＬＰＣＶＤ法によりＴｉＮx
層が順次成膜された状態を示す概略断面図である。
線の形成に適用したプロセス例において、コンタクト・
ホールを有するウェハの全面にスパッタリング法により
Ｔｉ層が、また光アシストＬＰＣＶＤ法によりＴｉＮx
層が順次成膜された状態を示す概略断面図である。
【図２】 図１に示されるウェハ上にＡｌ−１％Ｓｉ層
が成長する初期状態を示す概略断面図である。
が成長する初期状態を示す概略断面図である。
【図３】 Ａｌ−１％Ｓｉ層の成長がさらに進んだ状態
を示す概略断面図である。
を示す概略断面図である。
【図４】 Ａｌ−１％Ｓｉ層がさらにコンタクト・ホー
ルの内部まで引き込まれた状態を示す概略断面図であ
る。
ルの内部まで引き込まれた状態を示す概略断面図であ
る。
【図５】 コンタクト・ホールがＡｌ−１％Ｓｉ層で完
全に埋め込まれた状態を示す概略断面図である。
全に埋め込まれた状態を示す概略断面図である。
【図６】 本発明をＴｉＳｉ2 層により低抵抗化された
ＭＯＳトランジスタの配線形成に適用したプロセス例に
おいて、素子形成領域上およびゲート電極上にＳｉＯ2
層が形成された状態を示す概略断面図である。
ＭＯＳトランジスタの配線形成に適用したプロセス例に
おいて、素子形成領域上およびゲート電極上にＳｉＯ2
層が形成された状態を示す概略断面図である。
【図７】 図６に示されるウェハの全面にＴｉ層が形成
された状態を示す概略断面図である。
された状態を示す概略断面図である。
【図８】 シリサイド化反応によりソース・ドレイン領
域上とゲート電極上に選択的にＴｉＳｉ2 層が形成され
た状態を示す概略断面図である。
域上とゲート電極上に選択的にＴｉＳｉ2 層が形成され
た状態を示す概略断面図である。
【図９】 層間絶縁膜のパターニングによりＴｉＳｉ2
層に臨むコンタクト・ホールが開口され、ウェハの全面
にＣＶＤ法によりＴｉＮx 層が形成された状態を示す概
略断面図である。
層に臨むコンタクト・ホールが開口され、ウェハの全面
にＣＶＤ法によりＴｉＮx 層が形成された状態を示す概
略断面図である。
【図１０】 ウェハの全面にＡｌ層が成膜される途中状
態を示す概略断面図である。
態を示す概略断面図である。
【図１１】 コンタクト・ホールがＡｌ層で完全に埋め
込まれた状態を示す概略断面図である。
込まれた状態を示す概略断面図である。
【図１２】 従来のコンタクト・ホールの埋め込みにお
ける問題点を説明するための概略断面図であり、（ａ）
はＴｉＮx 層の段差被覆性が劣化した状態、（ｂ）はコ
ンタクト・ホールがＡｌ系材料層で完全に埋め込まれ
ず、鬆が発生した状態をそれぞれ表す。
ける問題点を説明するための概略断面図であり、（ａ）
はＴｉＮx 層の段差被覆性が劣化した状態、（ｂ）はコ
ンタクト・ホールがＡｌ系材料層で完全に埋め込まれ
ず、鬆が発生した状態をそれぞれ表す。
１，１１ ・・・シリコン基板 ２ ・・・不純物拡散領域 ３，２０ ・・・ＳｉＯ2 層間絶縁膜 ３ａ，２０ａ・・・コンタクト・ホール ４ ・・・Ｔｉ層 ５，２１ ・・・ＴｉＮx 層 ６ ・・・Ａｌ−１％Ｓｉ層 １５ ・・・ソース／ドレイン領域 １７ａ ・・・ＴｉＳｉ2 層 ２２ ・・・Ａｌ層
Claims (1)
- 【特許請求の範囲】 【請求項１】 基板上の絶縁膜に開口された接続孔の少
なくとも底面および側壁面にＣＶＤ法により窒化チタン
層を成膜する工程と、 前記基板を加熱しながら少なくとも前記接続孔を充填す
るごとくアルミニウム系材料層を成膜する工程とを有す
ることを特徴とする配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3206120A JPH0529253A (ja) | 1991-07-24 | 1991-07-24 | 配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3206120A JPH0529253A (ja) | 1991-07-24 | 1991-07-24 | 配線形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529253A true JPH0529253A (ja) | 1993-02-05 |
Family
ID=16518128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3206120A Pending JPH0529253A (ja) | 1991-07-24 | 1991-07-24 | 配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529253A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0594969A (ja) * | 1991-10-01 | 1993-04-16 | Sharp Corp | 半導体装置の製造方法 |
| JP2001524754A (ja) * | 1997-11-26 | 2001-12-04 | アプライド マテリアルズ インコーポレイテッド | Ｃｖｄアルミニウム及びｐｖｄアルミニウム集積を用いた新しいホール充填技術 |
| JP2023005533A (ja) * | 2021-06-29 | 2023-01-18 | 富士電機株式会社 | 半導体デバイスおよび半導体デバイスの製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63174319A (ja) * | 1987-01-14 | 1988-07-18 | Hitachi Ltd | 半導体装置の製造方法 |
-
1991
- 1991-07-24 JP JP3206120A patent/JPH0529253A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63174319A (ja) * | 1987-01-14 | 1988-07-18 | Hitachi Ltd | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0594969A (ja) * | 1991-10-01 | 1993-04-16 | Sharp Corp | 半導体装置の製造方法 |
| JP2001524754A (ja) * | 1997-11-26 | 2001-12-04 | アプライド マテリアルズ インコーポレイテッド | Ｃｖｄアルミニウム及びｐｖｄアルミニウム集積を用いた新しいホール充填技術 |
| JP2023005533A (ja) * | 2021-06-29 | 2023-01-18 | 富士電機株式会社 | 半導体デバイスおよび半導体デバイスの製造方法 |
| US12550693B2 (en) | 2021-06-29 | 2026-02-10 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method of semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971028 |