JPH05298068A - 比較器 - Google Patents

Abstract

(57)【要約】 【目的】 ２つのしきい値によって出力を制御するとと
もに、必要な回路量を削減した比較器を実現することを
目的とする。 【構成】 入力値１０１が第１のしきい値１０２と等し
い値に達したとき、比較結果１１０を真として出力し、
そののち入力値１０１が第２のしきい値１０３より小さ
い値に達したとき、比較結果１１０を偽として出力する
比較器を、入力値１０１が第１のしきい値１０２と等し
い値に達したかどうかを同値比較器１により判定し、そ
ののち入力値１０１が第２のしきい値１０３より小さい
値に達したかどうかを大小比較器２により判定し、同値
比較器１と大小比較器２の出力を記憶手段３により記憶
し、比較結果出力制御手段８により同値比較器１の出力
１０４と大小比較器２の出力１０７と記憶手段３の出力
１０５とから比較結果１１０を出力するように構成し、
入力値１０１が第２のしきい値１０３より小さい値に達
したかどうかの判定を大小比較器２によって行うことに
より回路量を削減することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリに保持されてい
るデータ量を制御するために使用する比較器に関する。

【０００２】

【従来の技術】近年、ディジタル計算機を使用したデー
タ処理を実行する場合に２つのしきい値間に入力信号値
を設定するための回路の簡略化が望まれている。

【０００３】以下に従来の比較器について、図面を参照
しながら説明する。図３に示すように従来の比較器は、
入力値２０１と第１のしきい値２０２が等しいとき１を
出力する同値比較器２１が、記憶手段２４とＮＯＲ回路
２５に接続され、第２のしきい値２０３から１を引いた
値を出力する減算器２２が同値比較器２３に接続されて
いる。同値比較器２３は入力値２０１と減算結果２０４
が等しいときに１を出力し、記憶手段２４とＮＯＲ回路
２６に接続されている。記憶手段２４がＮＯＲ回路２５
に接続されさらにＮＯＲ回路２６に接続されて、比較結
果２０９を出力する。比較結果出力制御手段２７は同値
比較器２１の出力２０５と同値比較器２３の出力２０７
と記憶手段２４の出力２０６とから、入力値２０１が第
１のしきい値２０２と等しい値以上に達したときに、比
較結果２０９を１として出力し、そののち、入力値２０
１が第２のしきい値２０３より小さい値に達したとき
に、比較結果を０として出力するものでＮＯＲ回路２５
とＮＯＲ回路２６によって構成されている。

【０００４】記憶手段２４は、端子Ｊが１となった１ク
ロックのちに１を出力し、端子Ｋが１となった１クロッ
クのちに０を出力する。

【０００５】ＮＯＲ回路２５および２６は、２つの入力
端子に０が入力されたときに１を出力し、それ以外のと
きには０を出力する。

【０００６】以上のように構成された比較器について、
以下その動作を図３および図４を用いて説明する。ここ
で、図３に示した比較器は入力値２０１が第１のしきい
値２０２と等しい値に達したときに、比較結果２０９を
１として出力する。一方、入力値２０１が第２のしきい
値２０３と等しい値かそれ以上の場合には１を出力し、
小さい場合には０として出力する。

【０００７】ただし、以上の２つのしきい値は、第１の
しきい値２０２≧第２のしきい値２０３に設定してい
る。また、入力値２０１はカウンタなどの出力を示すも
ので１づつ増減するものとする。

【０００８】まず、図４の状態Ａに示すように入力値２
０１が第１のしきい値２０２と等しい値に達したときの
動作について説明する。

【０００９】入力値２０１が第１のしきい値２０２と等
しい値に達したとき、同値比較器２１は図４（ｅ）に示
すように同値比較結果２０５を１として出力する。ＮＯ
Ｒ回路２５は、図４（ｈ）のように同値比較結果２０５
が１となるためＮＯＲ結果２０８を０として出力する。
入力値２０１が第１のしきい値２０２と等しい値に達し
たとき、同値比較器２３は図４（ｇ）のように同値比較
結果２０７を０として出力しているため、ＮＯＲ回路２
６は図４（ｉ）のように比較結果２０９を１として出力
する。

【００１０】つぎに、図４の状態Ｂに示すように入力値
２０１が第１のしきい値２０２と等しい値に達したのち
の動作について説明する。

【００１１】記憶手段２４は、同値比較結果２０５が１
となった１クロックのち、図４（ｆ）のように記憶値２
０６を１として出力する。このとき、ＮＯＲ回路２５
は、記憶値２０６が１であるため、図４（ｈ）のように
ＮＯＲ結果２０８を０として出力する。ＮＯＲ回路２６
は、ＮＯＲ結果２０８が０であるため、同値比較結果２
０７が１となるまでは、図４（ｉ）のように比較結果２
０９を１として出力する。同値比較結果２０７が１とな
るのは、入力値２０１が第２のしきい値２０３より小さ
い値に達したときである。

【００１２】以上の説明から、図３に示した比較器は図
４（ｉ）に示すように入力値２０１が第１のしきい値２
０２と等しい値以上である場合、入力値２０１が第２の
しきい値２０３より小さい値に達するまで比較結果２０
９を１として出力することがわかる。

【００１３】つぎに、図４の状態Ｃに示すように入力値
２０１が第２のしきい値２０３より小さい値に達したと
きの動作について説明する。

【００１４】減算器２２は、図４（ｄ）のように第２の
しきい値２０３から１を引いた減算結果２０４を同値比
較器２３に出力する。同値比較器２３は、第２のしきい
値２０３から１を引いた減算結果２０４と入力値２０１
が等しいとき、図４（ｇ）のように同値比較結果２０７
を１として出力する。つまり、同値比較結果２０７は、
入力値２０１が第２のしきい値２０３より小さい値に達
したときに１となる。ＮＯＲ回路２６は、同値比較結果
２０７が１となると、図４（ｉ）のように比較結果２０
９を０として出力する。

【００１５】つぎに、図４の状態Ｄに示すように入力値
２０１が第２のしきい値２０３より小さい値に達したの
ちの動作について説明する。

【００１６】記憶手段２４は、同値比較結果２０７が１
となった１クロックのち、図４（ｆ）のように記憶値２
０６を０として出力する。ＮＯＲ回路２５は、同値比較
結果２０５と記憶値２０６のいずれもが０となるため、
図４（ｈ）のようにＮＯＲ結果２０８を１として出力す
る。ＮＯＲ回路２６は、ＮＯＲ結果２０８が１となるた
め、図４（ｉ）のように比較結果２０９を０として出力
する。

【００１７】したがって図３に示した比較器は、入力値
２０１が第１のしきい値２０２と等しい値に達したと
き、比較結果２０９を１として出力する。そののち、入
力値２０１が第２のしきい値２０３と等しい値以上であ
る間は１を出力し、第２のしきい値２０３より小さい値
に達したときに、比較結果２０９を０として出力する。

【００１８】つぎに、入力値２０１が４ビットで表され
る値である場合、図３に示した比較器を実現する際に必
要となる回路量について説明する。

【００１９】図５に示すように同値比較器２１および２
３の回路構成は、トランジスタ４個によって１ゲートを
構成するものとすれば同値比較器は１５ゲート必要であ
り、図６に示す減算器２２の回路構成では、１７ゲート
必要である。

【００２０】したがって、図３に示した比較器を実現す
るには、 同値比較器２１ １５ゲート 減算器２２ １７ゲート 同値比較器２３ １５ゲート 記憶手段２４ ９ゲート ＮＯＲ回路２５ １ゲート ＮＯＲ回路２６ １ゲート 合計５８ゲートが必要になる。

【００２１】以上のように従来の構成でも、２つのしき
い値によって比較結果が制御される比較器を実現するこ
とができる。

【００２２】

【発明が解決しようとする課題】しかしながら上記従来
の構成では、入力値２０１が４ビットで表される値であ
る場合でも、実現する際に５８ゲートが必要となり、回
路量が大きくなるという問題点を有していた。

【００２３】本発明は上記従来の問題点を解決するもの
で、従来の比較器よりも回路量の小さい比較器を提供す
ることを目的とする。

【００２４】

【課題を解決するための手段】上記目的を達成するため
に本発明の比較器は、減算器２２と同値比較器２３に換
えて大小比較器を設けることにより大小比較器からの出
力を用いて比較結果を制御するような構成を有してい
る。

【００２５】

【作用】本発明は上記した構成において従来の減算器と
同値比較器に換え大小比較器を用いたことで、従来の比
較器よりも回路量を小さくすることができることとな
る。

【００２６】

【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。

【００２７】図１に示すように本実施例の比較器は、入
力値１０１が第１のしきい値１０２と等しいときに１を
出力する同値比較器１が、記憶手段３とＯＲ回路４に接
続され、入力値１０１が第２のしきい値１０３以上であ
るときに１を出力する大小比較器２が、反転回路６とＮ
ＡＮＤ回路５に接続されている。記憶手段３は、ＯＲ回
路４とＮＡＮＤ回路５に接続され、ＮＡＮＤ回路５はＮ
ＯＲ回路７に接続され、反転回路６は、記憶手段３とＮ
ＯＲ回路７に接続され、ＮＯＲ回路７から比較結果１１
０を出力している。比較結果出力制御手段８は同値比較
器１の出力１０４と大小比較器２の出力１０７と記憶手
段３の出力１０５とから、入力値１０１が第１のしきい
値１０２と同じ値以上に達したときに、比較結果１１０
を１として出力し、そののち、入力値１０１が第２のし
きい値１０３より小さい値に達したときに、比較結果１
１０を０として出力するもので、ＯＲ回路４とＮＡＮＤ
回路５と反転回路６とＮＯＲ回路７によって構成されて
いる。

【００２８】記憶手段３は、端子Ｊが１となった１クロ
ックのちに１を出力し、端子Ｋが１となった１クロック
のちに０を出力する。

【００２９】ＯＲ回路４は、２つの入力端子に０が入力
されたときに０を出力し、それ以外のときには１を出力
する。

【００３０】ＮＡＮＤ回路５は、２つの入力端子に１が
入力されたときに０を出力し、それ以外のときには１を
出力する。

【００３１】反転回路６は、入力された値の正負を反転
した値を出力する。ＮＯＲ回路７は、２つの入力端子に
０が入力されたときに１を出力し、それ以外のときには
０を出力する。

【００３２】以上のように構成された比較器について、
以下図１および図２を用いてその動作を説明する。

【００３３】まず、図２の状態Ａに示すように入力値１
０１が第１のしきい値１０２と等しい値に達したときの
動作について説明する。

【００３４】入力値１０１が第１のしきい値１０２と等
しい値に達したときに同値比較器１は、図４（ｄ）に示
すように同値比較結果１０４を１として出力する。ＯＲ
回路４は、同値比較結果１０４が１となるため、図２
（ｆ）のようにＯＲ結果１０６を１として出力する。こ
のとき、大小比較器２は、入力値１０１が第２のしきい
値１０３以上であるため、図２（ｇ）のように大小比較
結果１０７を１として出力している。ＮＡＮＤ回路５
は、ＯＲ結果１０６と大小比較結果１０７が１であるた
め、図２（ｉ）のようにＮＡＮＤ結果１０９を０として
出力する。反転回路６は、大小比較結果１０７が１であ
るため、図２（ｈ）のように反転結果１０８を０として
出力する。したがって、ＮＯＲ回路７は反転結果１０８
とＮＡＮＤ結果１０９のいずれもが０であるため、図２
（ｊ）のように比較結果１１０を１として出力する。

【００３５】つぎに、図２の状態Ｂに示すように入力値
１０１が第１のしきい値１０２と等しい値に達したのち
の動作について説明する。

【００３６】記憶手段３は同値比較結果１０４が１とな
った１クロックのち、図２（ｅ）のように記憶値１０５
を１として出力する。ＯＲ回路４は、記憶値１０５が１
であるため、図２（ｆ）のようにＯＲ結果１０６を１と
して出力する。このとき、ＮＡＮＤ回路５は大小比較結
果１０７が１であるため、図２（ｉ）のようにＮＡＮＤ
結果１０９を０として出力する。また、反転回路６は大
小比較結果１０７が１であるため、図２（ｈ）のように
反転結果１０８を０として出力する。したがって、ＮＯ
Ｒ回路７は反転結果１０８とＮＡＮＤ結果１０９のいず
れもが０であるため、図２（ｊ）のように比較結果１１
０を１として出力する。

【００３７】以上の説明から、図１に示した比較器は入
力値１０１が第１のしきい値１０２と等しい値以上であ
る場合、比較結果１１０を１として出力することがわか
る。

【００３８】つぎに、図２の状態Ｃに示すように入力値
１０１が第２のしきい値１０３より小さい値に達したと
きの動作について説明する。

【００３９】入力値１０１が第２のしきい値１０３より
小さい値に達したとき、大小比較器２は図２（ｇ）のよ
うに大小比較結果１０７を０として出力する。ＮＡＮＤ
回路５は、大小比較結果１０７が０であるため図２
（ｉ）のようにＮＡＮＤ結果１０９を１として出力す
る。ＮＯＲ回路７は、ＮＡＮＤ結果１０９が１であるた
め図２（ｊ）のように比較結果１１０を０として出力す
る。このとき、反転回路６は大小比較結果１０７が０で
あるため、図２（ｈ）のように反転結果１０８を１とし
て出力する。

【００４０】つぎに、図２の状態Ｄに示すように入力値
１０１が第２のしきい値１０３より小さい値に達したの
ちの動作について説明する。

【００４１】記憶手段３は、反転結果１０８が１となっ
た１クロックのち、図２（ｅ）のように記憶値１０５を
０として出力する。このとき、ＯＲ回路４は同値比較結
果１０４と記憶値１０５が０であるため、図２（ｆ）の
ようにＯＲ結果１０６を０として出力する。ＮＡＮＤ回
路５は、ＯＲ結果１０６が０であるため図２（ｉ）のよ
うにＮＡＮＤ結果１０９を１として出力する。ＮＯＲ回
路７は、ＮＡＮＤ結果１０９が１であるため、図２
（ｊ）のように比較結果１１０を０として出力する。

【００４２】以上の説明から、図１に示した比較器は、
入力値１０１が第２のしきい値１０３より小さい値に達
したのちは、比較結果１１０を０として出力することが
わかる。

【００４３】したがって、図１に示した比較器は、入力
値１０１が第１のしきい値１０２と等しい値に達したと
き、比較結果１１０を１として出力する。そののちに、
入力値１０１が第２のしきい値１０３と等しい値以上で
ある間は１を出力し、入力値１０１が第２のしきい値１
０３より小さい値に達したときに、比較結果１１０を０
として出力する。

【００４４】つぎに、入力値１０１が４ビットで表され
る値である場合、図１に示した比較器を実現する際に必
要となる回路量について説明する。

【００４５】前述の従来例で示したように、各組み合わ
せ回路とゲート数の対応関係は、１ゲートをトランジス
タ４個によって構成するものとすれば図５に示した同値
比較器は実現するために１５ゲートが必要であり、図７
に示した大小比較器は実現するために２２ゲートが必要
である。

【００４６】したがって、図１の比較器を実現するに
は、 同値比較器１ １５ゲート 大小比較器２ ２２ゲート 記憶手段３ ９ゲート ＯＲ回路４とＮＡＮＤ回路５ ２ゲート 反転回路６ １ゲート ＮＯＲ回路７ １ゲート 合計５０ゲートが必要になる。

【００４７】このように上記実施例によれば、２つのし
きい値によって比較結果が制御される比較器を実現する
際に必要となる回路量を削減することができるという効
果を有する。

【００４８】たとえば、入力値が４ビットで表される値
である場合、従来５８ゲートの回路量が必要であったの
に対して、５０ゲートの回路量で実現することができ
る。つまり、約１５％の回路量を削減することができ
る。削減できる回路量は入力値のビット数が大きくなる
にしたがって増大する。

【００４９】なお、以上の説明で比較結果出力制御手段
８からの比較結果１１０が１として出力した場合を真と
し、比較結果１１０が０として出力した場合を偽として
表示する場合もある。

【００５０】

【発明の効果】以上の実施例から明らかなように、本発
明によれば２つのしきい値によって比較結果が制御され
る比較器を実現する際に必要となる回路量を削減する優
れた比較器を実現できるものである。

【図面の簡単な説明】

【図１】本発明の一実施例の比較器のブロック図

【図２】同実施例の動作タイミング図

【図３】従来の比較器のブロック図

【図４】同比較器の動作タイミング図

【図５】同値比較器の構成回路図

【図６】減算器の構成回路図

【図７】大小比較器の構成回路図

【符号の説明】

１ 同値比較器 ２ 大小比較器 ３ 記憶手段 ８ 比較結果出力制御手段 １０１ 入力値 １０２ 第１のしきい値 １０３ 第２のしきい値 １１０ 比較結果

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１および第２の２つのしきい値によっ
   て出力を制御するとともに、入力値が前記第１のしきい
   値と同じ値に達したかどうかを判定する同値比較器と、
   入力値が前記第２のしきい値以上であるかどうかを判定
   する大小比較器と、入力値が前記第１のしきい値に達し
   たことを記憶する記憶手段と、前記同値比較器の出力と
   前記大小比較器の出力と前記記憶手段の出力とから、前
   記入力値が前記第１のしきい値と同じ値に達したとき、
   比較結果を真として出力し、そののち、前記入力値が前
   記第２のしきい値より小さい値に達したとき、比較結果
   を偽として出力するように配された比較結果出力制御手
   段を具備してなる比較器。