JPH05299876A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05299876A JPH05299876A JP4106254A JP10625492A JPH05299876A JP H05299876 A JPH05299876 A JP H05299876A JP 4106254 A JP4106254 A JP 4106254A JP 10625492 A JP10625492 A JP 10625492A JP H05299876 A JPH05299876 A JP H05299876A
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- Japan
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- board
- circuit
- semiconductor element
- relay terminal
- heat dissipation
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/144—Stacked arrangements of planar printed circuit boards
Landscapes
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
Abstract
(57)【要約】
【目的】 制御回路基板の信号線にノイズが入って誤動
作するのを防ぐ。 【構成】 外囲ケース内に放熱基板と共に配置される制
御回路基板を、基板本体１９，２０を上下に重ねて形成
する。各基板本体の上下両面に、Ｐ側領域とＮ側領域と
に画成された配線層２１〜２４を設ける。配線層２１〜
２３の各領域にＰ側回路とＮ側回路をそれぞれ形成し、
放熱基板に対向する配線層２４を電磁シールド層とし
た。Ｐ側回路やＮ側回路に他方の回路で生じたノイズが
入ったり、放熱基板側からノイズが入ったりすることが
なくなる。このため、ノイズに起因して半導体装置が誤
動作するのを防げ、信頼性を高めることができる。
作するのを防ぐ。 【構成】 外囲ケース内に放熱基板と共に配置される制
御回路基板を、基板本体１９，２０を上下に重ねて形成
する。各基板本体の上下両面に、Ｐ側領域とＮ側領域と
に画成された配線層２１〜２４を設ける。配線層２１〜
２３の各領域にＰ側回路とＮ側回路をそれぞれ形成し、
放熱基板に対向する配線層２４を電磁シールド層とし
た。Ｐ側回路やＮ側回路に他方の回路で生じたノイズが
入ったり、放熱基板側からノイズが入ったりすることが
なくなる。このため、ノイズに起因して半導体装置が誤
動作するのを防げ、信頼性を高めることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置が実装され
た放熱基板と、外部装置接続用制御回路基板とが外囲ケ
ース内に設けられた半導体装置に関し、特に制御回路基
板の構造に関するものである。
た放熱基板と、外部装置接続用制御回路基板とが外囲ケ
ース内に設けられた半導体装置に関し、特に制御回路基
板の構造に関するものである。
【０００２】
【従来の技術】従来、パワーモジュール等の電力用半導
体装置としては、外囲ケース内に半導体素子実装用基板
（放熱基板）以外に制御回路基板（以下、単に制御基板
という）が設けられたものがある。この制御基板は半導
体素子実装用基板の上方に位置づけられており、半導体
素子のＯＮ，ＯＦＦ制御を行う制御ＩＣや、半導体素子
の出力信号を制御する制御ＩＣ等が搭載されていた。
体装置としては、外囲ケース内に半導体素子実装用基板
（放熱基板）以外に制御回路基板（以下、単に制御基板
という）が設けられたものがある。この制御基板は半導
体素子実装用基板の上方に位置づけられており、半導体
素子のＯＮ，ＯＦＦ制御を行う制御ＩＣや、半導体素子
の出力信号を制御する制御ＩＣ等が搭載されていた。
【０００３】そして、この種の半導体装置では、制御基
板に立設されて外囲ケースの上方へ突出する外部装置接
続用端子を介して外部装置に対して信号の授受が行われ
るように構成されていた。従来のこの種の半導体装置に
使用する制御基板を図３によって説明する。
板に立設されて外囲ケースの上方へ突出する外部装置接
続用端子を介して外部装置に対して信号の授受が行われ
るように構成されていた。従来のこの種の半導体装置に
使用する制御基板を図３によって説明する。
【０００４】図３は従来の半導体装置に使用する制御基
板の構成を示す断面図である。同図において、１は制御
基板で、この制御基板１は基板本体２の上下両面に銅パ
ターンからなる配線層３，４が形成されている。なお、
図３では構成が容易に理解できるように配線層３，４を
基板本体２から離して描いてある。
板の構成を示す断面図である。同図において、１は制御
基板で、この制御基板１は基板本体２の上下両面に銅パ
ターンからなる配線層３，４が形成されている。なお、
図３では構成が容易に理解できるように配線層３，４を
基板本体２から離して描いてある。
【０００５】５は制御基板１に設けられた回路を不図示
の外部装置に電気的に接続するための外部装置接続用端
子で、この端子５は、前記制御基板１の上面に接合さ
れ、上端が外囲ケース（図示せず）より上方へ突出する
ように形成されている。
の外部装置に電気的に接続するための外部装置接続用端
子で、この端子５は、前記制御基板１の上面に接合さ
れ、上端が外囲ケース（図示せず）より上方へ突出する
ように形成されている。
【０００６】６は半導体素子（図示せず）のＯＮ，ＯＦ
Ｆ制御を行う入力用制御ＩＣとしてのＰ側の制御ＩＣ、
７は半導体素子の出力を制御する出力用制御ＩＣとして
のＮ側の制御ＩＣで、これらのＩＣ６，７は制御基板１
の配線層３に接合されて制御基板１上に搭載されてい
る。
Ｆ制御を行う入力用制御ＩＣとしてのＰ側の制御ＩＣ、
７は半導体素子の出力を制御する出力用制御ＩＣとして
のＮ側の制御ＩＣで、これらのＩＣ６，７は制御基板１
の配線層３に接合されて制御基板１上に搭載されてい
る。
【０００７】そして、これらの制御ＩＣ６，７が接続さ
れた配線層３は各制御ＩＣが接続されるＰ側回路，Ｎ側
回路が形成されており、後述する中継端子８を介して半
導体素子に接続されている。なお、Ｐ側回路およびＮ側
回路は制御基板１の下面側の配線層４にも形成され、配
線層３と同様にして中継端子８を介して半導体素子に接
続されている。
れた配線層３は各制御ＩＣが接続されるＰ側回路，Ｎ側
回路が形成されており、後述する中継端子８を介して半
導体素子に接続されている。なお、Ｐ側回路およびＮ側
回路は制御基板１の下面側の配線層４にも形成され、配
線層３と同様にして中継端子８を介して半導体素子に接
続されている。
【０００８】８は配線層３，４に形成されたＰ側回路，
Ｎ側回路と不図示の半導体素子実装用基板とを接続する
ための中継端子である。この中継端子８は、上部が前記
基板本体２を貫通して各配線層３，４に電気的に接続さ
れており、下端部には不図示の半導体素子実装用基板に
接合される接合部８ａが形成されている。
Ｎ側回路と不図示の半導体素子実装用基板とを接続する
ための中継端子である。この中継端子８は、上部が前記
基板本体２を貫通して各配線層３，４に電気的に接続さ
れており、下端部には不図示の半導体素子実装用基板に
接合される接合部８ａが形成されている。
【０００９】このように構成された制御基板１を備えた
半導体装置では、外部装置接続用端子５から例えばＯＮ
信号が入力されると、その信号は配線層３，４のＰ側回
路および中継端子８を介して半導体素子に伝えられる。
そして、Ｐ側回路中のＰ側制御ＩＣ６によって半導体素
子が動作されることになる。
半導体装置では、外部装置接続用端子５から例えばＯＮ
信号が入力されると、その信号は配線層３，４のＰ側回
路および中継端子８を介して半導体素子に伝えられる。
そして、Ｐ側回路中のＰ側制御ＩＣ６によって半導体素
子が動作されることになる。
【００１０】また、半導体素子の出力信号等は中継端子
８を介してＮ側回路に伝えられ、Ｎ側回路中のＮ側制御
ＩＣ７によって制御される。そして、Ｎ側回路によって
外部接続用端子５に伝えられ、そこから外部装置へ出力
される。
８を介してＮ側回路に伝えられ、Ｎ側回路中のＮ側制御
ＩＣ７によって制御される。そして、Ｎ側回路によって
外部接続用端子５に伝えられ、そこから外部装置へ出力
される。
【００１１】
【発明が解決しようとする課題】しかるに、上述した制
御基板１を使用した半導体装置では、制御基板の制御Ｉ
Ｃが誤動作しやすいという問題があった。これは、Ｐ側
回路やＮ側回路にノイズが入るからであった。
御基板１を使用した半導体装置では、制御基板の制御Ｉ
Ｃが誤動作しやすいという問題があった。これは、Ｐ側
回路やＮ側回路にノイズが入るからであった。
【００１２】すなわち、Ｐ側回路とＮ側回路とが上下に
位置する配線層３，４に形成されている関係から、一方
の回路の信号線が他方の回路の信号線と交差してしま
い、その交差部分においてＰ側回路やＮ側回路に他方の
回路から生じるノイズが入ってしまう。交差しなくて
も、例えば配線層３に２つの回路が混在して一方の回路
の信号線が他方の回路の信号線に近接し、その近接部分
でノイズが入ることもあった。
位置する配線層３，４に形成されている関係から、一方
の回路の信号線が他方の回路の信号線と交差してしま
い、その交差部分においてＰ側回路やＮ側回路に他方の
回路から生じるノイズが入ってしまう。交差しなくて
も、例えば配線層３に２つの回路が混在して一方の回路
の信号線が他方の回路の信号線に近接し、その近接部分
でノイズが入ることもあった。
【００１３】そのような不具合を解消するには信号線ど
うしの間隔をノイズが伝わらない程度まで拡げればよい
が、そのようにすると制御基板１が大型化してしまう。
うしの間隔をノイズが伝わらない程度まで拡げればよい
が、そのようにすると制御基板１が大型化してしまう。
【００１４】さらに、ノイズとしては、信号線間を伝わ
って浸入する以外に、半導体素子実装用基板側から制御
基板１の下面に位置する配線層４に伝わるものもあっ
た。
って浸入する以外に、半導体素子実装用基板側から制御
基板１の下面に位置する配線層４に伝わるものもあっ
た。
【００１５】
【課題を解決するための手段】第１の発明に係る半導体
装置は、制御回路基板の配線層を２つの領域に画成する
と共に、各配線層を入力用中継端子および出力用中継端
子を介して半導体素子の入力側電極および出力側電極に
それぞれ接続し、この制御回路基板における放熱基板と
対向する面に電磁シールド層を設けたものである。
装置は、制御回路基板の配線層を２つの領域に画成する
と共に、各配線層を入力用中継端子および出力用中継端
子を介して半導体素子の入力側電極および出力側電極に
それぞれ接続し、この制御回路基板における放熱基板と
対向する面に電磁シールド層を設けたものである。
【００１６】第２の発明に係る半導体装置は、制御回路
基板を、２つの領域に画成された配線層が上下両面にそ
れぞれ設けられた基板本体を複数枚上下に並べて形成
し、各基板本体の一方の配線層を半導体素子の入力側電
極に入力用中継端子を介して接続すると共に、他方の配
線層を半導体素子の出力側電極に出力用中継端子を介し
て接続し、この制御回路基板における最も放熱基板に近
い配線層を電磁シールド層としたものである。
基板を、２つの領域に画成された配線層が上下両面にそ
れぞれ設けられた基板本体を複数枚上下に並べて形成
し、各基板本体の一方の配線層を半導体素子の入力側電
極に入力用中継端子を介して接続すると共に、他方の配
線層を半導体素子の出力側電極に出力用中継端子を介し
て接続し、この制御回路基板における最も放熱基板に近
い配線層を電磁シールド層としたものである。
【００１７】
【作用】入力用中継端子に接続された入力側回路の信号
線と、出力用中継端子に接続された出力側回路の信号線
とは、交差したり、他方の回路の信号線に近接すること
がなくなる。また、電磁シールド層が放熱基板側から制
御回路基板へ入るノイズを遮断する。
線と、出力用中継端子に接続された出力側回路の信号線
とは、交差したり、他方の回路の信号線に近接すること
がなくなる。また、電磁シールド層が放熱基板側から制
御回路基板へ入るノイズを遮断する。
【００１８】
【実施例】実施例１．以下、本発明の一実施例を図１お
よび図２によって詳細に説明する。図１は本発明に係る
半導体装置を示す断面図、図２は本発明に係る半導体装
置に使用する制御回路基板の構成を示す断面図である。
よび図２によって詳細に説明する。図１は本発明に係る
半導体装置を示す断面図、図２は本発明に係る半導体装
置に使用する制御回路基板の構成を示す断面図である。
【００１９】これらの図において、１１は本発明に係る
半導体装置の外囲ケースで、この外囲ケース１１は、枠
体１２と、この枠体１２の下部開口部を閉塞するベース
板１３と、枠体１２の上部開口部を閉塞する蓋体（図示
せず）等とから構成されている。なお、この外囲ケース
１１内には、従来の半導体装置と同様にしてシリコンゲ
ル等のゲル物質（図示せず）が充填されると共に、その
ゲル物質を封止する樹脂層（図示せず）が設けられてい
る。
半導体装置の外囲ケースで、この外囲ケース１１は、枠
体１２と、この枠体１２の下部開口部を閉塞するベース
板１３と、枠体１２の上部開口部を閉塞する蓋体（図示
せず）等とから構成されている。なお、この外囲ケース
１１内には、従来の半導体装置と同様にしてシリコンゲ
ル等のゲル物質（図示せず）が充填されると共に、その
ゲル物質を封止する樹脂層（図示せず）が設けられてい
る。
【００２０】前記ベース板１３の上面には放熱基板１４
が接合され、その放熱基板１４上にはパワーデバイスと
しての半導体素子１５が実装されている。半導体素子１
５の電極（図示せず）は放熱基板１４上に形成された配
線パターン（図示せず）にワイヤボンディングされてい
る。そして、その配線パターンには、後述する回路基板
に接続される入力用中継端子１６と出力用中継端子１７
とが立てた状態で接合されている。
が接合され、その放熱基板１４上にはパワーデバイスと
しての半導体素子１５が実装されている。半導体素子１
５の電極（図示せず）は放熱基板１４上に形成された配
線パターン（図示せず）にワイヤボンディングされてい
る。そして、その配線パターンには、後述する回路基板
に接続される入力用中継端子１６と出力用中継端子１７
とが立てた状態で接合されている。
【００２１】１８は制御基板で、この制御基板１８は２
枚の基板本体１９，２０を重ねて形成され、前記中継端
子１６，１７が両基板本体を上下に貫通した状態で外囲
ケース１１に対して支持固定されている。そして、この
制御基板１８を構成する基板本体１９，２０は、上下両
面に銅パターンからなる配線層２１〜２４が形成されて
おり、上側に位置する基板本体１９の上面の配線層２１
にＰ側の制御ＩＣ２５およびＮ側の制御ＩＣ２６が搭載
されている。これらの制御ＩＣ２５，２６は従来の半導
体装置で使用したものと同等のものであるので、ここに
おいて詳細な説明は省略する。
枚の基板本体１９，２０を重ねて形成され、前記中継端
子１６，１７が両基板本体を上下に貫通した状態で外囲
ケース１１に対して支持固定されている。そして、この
制御基板１８を構成する基板本体１９，２０は、上下両
面に銅パターンからなる配線層２１〜２４が形成されて
おり、上側に位置する基板本体１９の上面の配線層２１
にＰ側の制御ＩＣ２５およびＮ側の制御ＩＣ２６が搭載
されている。これらの制御ＩＣ２５，２６は従来の半導
体装置で使用したものと同等のものであるので、ここに
おいて詳細な説明は省略する。
【００２２】なお、図１および図２では、制御基板１８
の構成を理解しやすくするために配線層２１〜２４を基
板本体１９，２０から離間させて描いたが、実際には配
線層２１〜２４は基板本体１９，２０の上面あるいは下
面に密着している。また、基板本体１９，２０は、配線
層どうしが接触しない程度に近接されている。
の構成を理解しやすくするために配線層２１〜２４を基
板本体１９，２０から離間させて描いたが、実際には配
線層２１〜２４は基板本体１９，２０の上面あるいは下
面に密着している。また、基板本体１９，２０は、配線
層どうしが接触しない程度に近接されている。
【００２３】また、基板本体１９，２０の各配線層２１
〜２４は、図２中Ａで示すＰ側領域とＢで示すＮ側領域
とにそれぞれ画成されており、前記入力用中継端子１６
はＰ側領域に位置する配線層２１ａ，２２ａ，２３ａお
よび２４ａに接続され、出力用中継端子１７は配線層２
１ｂ，２２ｂ，２３ｂおよび２４ｂに接続されている。
さらに、前記Ｐ側の制御ＩＣ２５は配線層２１ａに接続
され、Ｎ側の制御ＩＣ２６は配線層２１ｂに接続されて
いる
〜２４は、図２中Ａで示すＰ側領域とＢで示すＮ側領域
とにそれぞれ画成されており、前記入力用中継端子１６
はＰ側領域に位置する配線層２１ａ，２２ａ，２３ａお
よび２４ａに接続され、出力用中継端子１７は配線層２
１ｂ，２２ｂ，２３ｂおよび２４ｂに接続されている。
さらに、前記Ｐ側の制御ＩＣ２５は配線層２１ａに接続
され、Ｎ側の制御ＩＣ２６は配線層２１ｂに接続されて
いる
【００２４】そして、Ｐ側の制御ＩＣ２５と接続される
入力側回路（以下、単にＰ側回路という）が配線層２１
〜２３のＰ側領域となる部分に形成され、Ｎ側の制御Ｉ
Ｃ２６と接続される出力側回路（以下、単にＮ側回路と
いう）が配線層２１〜２３のＮ側領域となる部分に形成
されている。すなわち、Ｐ側回路は配線層２１ａ，２２
ａおよび２３ａの３層にわたって形成され、Ｎ側回路は
配線層２１ｂ，２２ｂおよび２３ｂの３層にわたって形
成されることになる。
入力側回路（以下、単にＰ側回路という）が配線層２１
〜２３のＰ側領域となる部分に形成され、Ｎ側の制御Ｉ
Ｃ２６と接続される出力側回路（以下、単にＮ側回路と
いう）が配線層２１〜２３のＮ側領域となる部分に形成
されている。すなわち、Ｐ側回路は配線層２１ａ，２２
ａおよび２３ａの３層にわたって形成され、Ｎ側回路は
配線層２１ｂ，２２ｂおよび２３ｂの３層にわたって形
成されることになる。
【００２５】各配線層のうち最も下側に位置して放熱基
板１４と対向する配線層２４は、Ｐ側回路やＮ側回路が
形成されてはおらず、電磁シールド層を構成している。
本実施例では上述したようにＰ側領域に位置する配線層
２４ａが入力用中継端子１６に接続され、Ｎ側領域に位
置する配線層２４ｂが出力用中継端子１７に接続されて
いる。そして、これらの配線層２４ａ，２４ｂに接続さ
れる中継端子１６，１７は半導体素子１５のエミッタに
電気的に接続されている。なお、エミッタに接続する以
外にもＰ側回路の電源やＮ側回路の電源にそれぞれ接続
することもできる。
板１４と対向する配線層２４は、Ｐ側回路やＮ側回路が
形成されてはおらず、電磁シールド層を構成している。
本実施例では上述したようにＰ側領域に位置する配線層
２４ａが入力用中継端子１６に接続され、Ｎ側領域に位
置する配線層２４ｂが出力用中継端子１７に接続されて
いる。そして、これらの配線層２４ａ，２４ｂに接続さ
れる中継端子１６，１７は半導体素子１５のエミッタに
電気的に接続されている。なお、エミッタに接続する以
外にもＰ側回路の電源やＮ側回路の電源にそれぞれ接続
することもできる。
【００２６】２７は制御基板１８のＰ側回路およびＮ側
回路を不図示の外部装置に接続するための外部装置接続
用端子である。この端子２７は、制御基板１８の上面と
なる配線層２１ａに接合され、上端が外囲ケース（図示
せず）より上方へ突出するように形成されている。この
端子２７とＮ側回路用端子２７とＮ側回路とは、Ｎ側回
路専用の出力配線パターン（図示せず）を介して導通さ
れている。なお、この端子２７としてはＰ側回路用のも
のとＮ側回路用のものとで別々に設けることもできる。
回路を不図示の外部装置に接続するための外部装置接続
用端子である。この端子２７は、制御基板１８の上面と
なる配線層２１ａに接合され、上端が外囲ケース（図示
せず）より上方へ突出するように形成されている。この
端子２７とＮ側回路用端子２７とＮ側回路とは、Ｎ側回
路専用の出力配線パターン（図示せず）を介して導通さ
れている。なお、この端子２７としてはＰ側回路用のも
のとＮ側回路用のものとで別々に設けることもできる。
【００２７】このように構成された制御基板１８を備え
た半導体装置では、外部装置接続用端子２７から信号が
入力されると、その信号は配線層２１ａ，２２ａおよび
２３ａに形成されたＰ側回路を介して入力用中継端子１
６に伝えられ、その入力用中継端子１６から半導体素子
１５へ伝えられる。そして、Ｐ側の制御ＩＣ２５によっ
て半導体素子１５が動作されることになる。
た半導体装置では、外部装置接続用端子２７から信号が
入力されると、その信号は配線層２１ａ，２２ａおよび
２３ａに形成されたＰ側回路を介して入力用中継端子１
６に伝えられ、その入力用中継端子１６から半導体素子
１５へ伝えられる。そして、Ｐ側の制御ＩＣ２５によっ
て半導体素子１５が動作されることになる。
【００２８】また、半導体素子１５の出力信号等は出力
用中継端子１７を介してＮ側回路へ伝えられ、Ｎ側回路
中の制御ＩＣ２６によって制御される。そして、Ｎ側回
路から外部接続用端子２７に伝えられ、そこから外部装
置へ出力される。
用中継端子１７を介してＮ側回路へ伝えられ、Ｎ側回路
中の制御ＩＣ２６によって制御される。そして、Ｎ側回
路から外部接続用端子２７に伝えられ、そこから外部装
置へ出力される。
【００２９】したがって、本発明に係る半導体装置で
は、入力用中継端子１６に接続されたＰ側回路の信号線
と、出力用中継端子１７に接続されたＮ側回路の信号線
とは、交差したり、他方の回路の信号線に近接すること
がなくなる。このため、Ｐ側回路やＮ側回路に他方の回
路からノイズが入ることがなくなる。また、最も下側に
位置する配線層２４が電磁シールド層となるので、放熱
基板１４側から制御基板１８へ入るノイズが遮断され
る。
は、入力用中継端子１６に接続されたＰ側回路の信号線
と、出力用中継端子１７に接続されたＮ側回路の信号線
とは、交差したり、他方の回路の信号線に近接すること
がなくなる。このため、Ｐ側回路やＮ側回路に他方の回
路からノイズが入ることがなくなる。また、最も下側に
位置する配線層２４が電磁シールド層となるので、放熱
基板１４側から制御基板１８へ入るノイズが遮断され
る。
【００３０】実施例２．上記実施例では４層の配線層の
うち上側の３層（配線層２１〜２３）を回路として使用
し、最下部の配線層２４電磁シールド層として使用した
例を示したが、本発明はそのような限定にとらわれるこ
となく、各基板本体１９，２０の上面に設けられた配線
層２１，２３に回路を形成し、それら回路形成用配線層
の直下に位置する配線層（基板本体１９，２０の下面側
の配線層）２２，２４を電磁シールド層とすることもで
きる。このようにしても前記第１実施例と同等の効果が
得られる。
うち上側の３層（配線層２１〜２３）を回路として使用
し、最下部の配線層２４電磁シールド層として使用した
例を示したが、本発明はそのような限定にとらわれるこ
となく、各基板本体１９，２０の上面に設けられた配線
層２１，２３に回路を形成し、それら回路形成用配線層
の直下に位置する配線層（基板本体１９，２０の下面側
の配線層）２２，２４を電磁シールド層とすることもで
きる。このようにしても前記第１実施例と同等の効果が
得られる。
【００３１】実施例３．また、配線層２１〜２３のうち
回路が形成される配線層には、信号線と隣合う位置に電
磁シールド用の配線パターンを形成することもできる。
なお、その電磁シールド用配線パターンには半導体素子
のエミッタや、回路電源を接続することもできる。
回路が形成される配線層には、信号線と隣合う位置に電
磁シールド用の配線パターンを形成することもできる。
なお、その電磁シールド用配線パターンには半導体素子
のエミッタや、回路電源を接続することもできる。
【００３２】実施例４．さらに、上記実施例では２枚の
基板本体１９，２０を重ねて制御基板１８を形成した例
を示したが、本発明はそのような限定にとらわれること
なく、制御基板１８としては基板本体を１枚だけ使用し
て形成することもできる。
基板本体１９，２０を重ねて制御基板１８を形成した例
を示したが、本発明はそのような限定にとらわれること
なく、制御基板１８としては基板本体を１枚だけ使用し
て形成することもできる。
【００３３】実施例５．加えて、図１および図２で示し
た実施例では半導体装置としてＩＧＢＴを用いた例を示
したが、本発明は、ＩＧＢＴ以外にパワーＭＯＳ ＦＥ
Ｔやバイポーラトランジスタ等にも適用することができ
る。
た実施例では半導体装置としてＩＧＢＴを用いた例を示
したが、本発明は、ＩＧＢＴ以外にパワーＭＯＳ ＦＥ
Ｔやバイポーラトランジスタ等にも適用することができ
る。
【００３４】
【発明の効果】以上説明したように第１の発明に係る半
導体装置は、制御回路基板の配線層を２つの領域に画成
すると共に、各配線層を入力用中継端子および出力用中
継端子を介して半導体素子の入力側電極および出力側電
極にそれぞれ接続し、この制御回路基板における放熱基
板と対向する面に電磁シールド層を設けたものであり、
第２の発明に係る半導体装置は、制御回路基板を、２つ
の領域に画成された配線層が上下両面にそれぞれ設けら
れた基板本体を複数枚上下に並べて形成し、各基板本体
の一方の配線層を半導体素子の入力側電極に入力用中継
端子を介して接続すると共に、他方の配線層を半導体素
子の出力側電極に出力用中継端子を介して接続し、この
制御回路基板における最も放熱基板に近い配線層を電磁
シールド層としたため、入力用中継端子に接続された入
力側回路の信号線と、出力用中継端子に接続された出力
側回路の信号線とは、交差したり、他方の回路の信号線
に近接することがなくなる。また、電磁シールド層が放
熱基板側から制御回路基板へ入るノイズを遮断する。
導体装置は、制御回路基板の配線層を２つの領域に画成
すると共に、各配線層を入力用中継端子および出力用中
継端子を介して半導体素子の入力側電極および出力側電
極にそれぞれ接続し、この制御回路基板における放熱基
板と対向する面に電磁シールド層を設けたものであり、
第２の発明に係る半導体装置は、制御回路基板を、２つ
の領域に画成された配線層が上下両面にそれぞれ設けら
れた基板本体を複数枚上下に並べて形成し、各基板本体
の一方の配線層を半導体素子の入力側電極に入力用中継
端子を介して接続すると共に、他方の配線層を半導体素
子の出力側電極に出力用中継端子を介して接続し、この
制御回路基板における最も放熱基板に近い配線層を電磁
シールド層としたため、入力用中継端子に接続された入
力側回路の信号線と、出力用中継端子に接続された出力
側回路の信号線とは、交差したり、他方の回路の信号線
に近接することがなくなる。また、電磁シールド層が放
熱基板側から制御回路基板へ入るノイズを遮断する。
【００３５】したがって、入力側回路や出力側回路に他
方の回路で生じたノイズが入ったり、放熱基板側からノ
イズが入ったりすることがなくなるので、ノイズに起因
して半導体装置が誤動作するのを確実に防ぐことがで
き、信頼性の高い半導体装置を得ることができる。
方の回路で生じたノイズが入ったり、放熱基板側からノ
イズが入ったりすることがなくなるので、ノイズに起因
して半導体装置が誤動作するのを確実に防ぐことがで
き、信頼性の高い半導体装置を得ることができる。
【図１】本発明に係る半導体装置を示す断面図である。
【図２】本発明に係る半導体装置に使用する制御回路基
板の構成を示す断面図である。
板の構成を示す断面図である。
【図３】従来の半導体装置に使用する制御基板の構成を
示す断面図である。
示す断面図である。
１１ 外囲ケース １４ 放熱基板 １５ 半導体素子 １６ 入力用中継端子 １７ 出力用中継端子 １８ 制御回路基板 １９ 基板本体 ２０ 基板本体 ２１ 配線層 ２２ 配線層 ２３ 配線層 ２４ 配線層 ２７ 外部装置接続用端子
Claims (2)
- 【請求項１】 半導体素子が実装された放熱基板と、こ
の放熱基板側の半導体素子用電極に中継端子を介して電
気的に接続された外部装置接続用制御回路基板とが外囲
ケース内に設けられた半導体装置において、前記制御回
路基板の配線層を２つの領域に画成すると共に、各配線
層を入力用中継端子および出力用中継端子を介して半導
体素子の入力側電極および出力側電極にそれぞれ接続
し、この制御回路基板における放熱基板と対向する面に
電磁シールド層を設けたことを特徴とする半導体装置。 - 【請求項２】 半導体素子が実装された放熱基板と、こ
の放熱基板側の半導体素子用電極に中継端子を介して電
気的に接続された外部装置接続用制御回路基板とが外囲
ケース内に設けられた半導体装置において、前記制御回
路基板を、２つの領域に画成された配線層が上下両面に
それぞれ設けられた基板本体を複数枚上下に並べて形成
し、各基板本体の一方の配線層を半導体素子の入力側電
極に入力用中継端子を介して接続すると共に、他方の配
線層を半導体素子の出力側電極に出力用中継端子を介し
て接続し、この制御回路基板における最も放熱基板に近
い配線層を電磁シールド層としたことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4106254A JP3055302B2 (ja) | 1992-04-24 | 1992-04-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4106254A JP3055302B2 (ja) | 1992-04-24 | 1992-04-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05299876A true JPH05299876A (ja) | 1993-11-12 |
| JP3055302B2 JP3055302B2 (ja) | 2000-06-26 |
Family
ID=14428971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4106254A Expired - Lifetime JP3055302B2 (ja) | 1992-04-24 | 1992-04-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3055302B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5497291A (en) * | 1991-12-26 | 1996-03-05 | Fuji Electric Co., Ltd. | Power semiconductor device including terminal plates located between two substrates that functions as electrical connectors and mechanical supports |
| FR2813438A1 (fr) * | 2000-08-24 | 2002-03-01 | Mitsubishi Electric Corp | Module de puissance a semiconducteur |
| JP2010278093A (ja) * | 2009-05-27 | 2010-12-09 | Diamond Electric Mfg Co Ltd | 車載用半導体装置 |
| CN102821584A (zh) * | 2011-06-09 | 2012-12-12 | 株式会社丰田自动织机 | 放热装置 |
| KR20160069894A (ko) * | 2014-12-09 | 2016-06-17 | 주식회사 솔루엠 | 반도체 패키지 |
| CN112913132A (zh) * | 2018-11-01 | 2021-06-04 | 三菱电机株式会社 | 功率转换装置 |
Citations (5)
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| JPS60153195A (ja) * | 1984-01-20 | 1985-08-12 | マスプロ電工株式会社 | 電子機器 |
| JPS6122698A (ja) * | 1984-07-03 | 1986-01-31 | ヒューレット・パッカード・カンパニー | 電子回路モジュールの実装構造 |
| JPS6359386U (ja) * | 1986-10-06 | 1988-04-20 | ||
| JPH0286199U (ja) * | 1988-12-21 | 1990-07-09 | ||
| JPH02129763U (ja) * | 1989-03-31 | 1990-10-25 |
-
1992
- 1992-04-24 JP JP4106254A patent/JP3055302B2/ja not_active Expired - Lifetime
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| US6509629B2 (en) | 2000-08-24 | 2003-01-21 | Mitsubishi Denki Kabushiki Kaisha | Power module |
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| EP3876408A4 (en) * | 2018-11-01 | 2021-12-22 | Mitsubishi Electric Corporation | POWER CONVERSION DEVICE |
| US11509236B2 (en) | 2018-11-01 | 2022-11-22 | Mitsubishi Electric Corporation | Power conversion device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3055302B2 (ja) | 2000-06-26 |
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