JPH053146B2 - - Google Patents
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- Publication number
- JPH053146B2 JPH053146B2 JP57224160A JP22416082A JPH053146B2 JP H053146 B2 JPH053146 B2 JP H053146B2 JP 57224160 A JP57224160 A JP 57224160A JP 22416082 A JP22416082 A JP 22416082A JP H053146 B2 JPH053146 B2 JP H053146B2
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- JP
- Japan
- Prior art keywords
- alloy film
- impurity
- semiconductor device
- doping
- film
- Prior art date
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、高融点金属硅化物をゲート電極材料
として用いたMIS型半導体装置の製造方法に関す
る。
として用いたMIS型半導体装置の製造方法に関す
る。
近時、MIS型半導体装置のゲート電極材料とし
て、多結晶シリコンの代りにモリブデン（Mo）
やタングステン（Ｗ）等の高融点金属の硅化物が
使用されている。その理由は、高融点金属硅化物
の抵抗が多結晶シリコンの抵抗に比し約桁も低
く、かつ硅化物であることから後の酸化及びその
他の熱処理工程で安定なためである。
て、多結晶シリコンの代りにモリブデン（Mo）
やタングステン（Ｗ）等の高融点金属の硅化物が
使用されている。その理由は、高融点金属硅化物
の抵抗が多結晶シリコンの抵抗に比し約桁も低
く、かつ硅化物であることから後の酸化及びその
他の熱処理工程で安定なためである。
一方、高融点金属硅化物はそのシリコン成分を
過剰とすることにより、絶縁膜を形成したシリコ
ン基板との密着性及び酸化に対する安定性が増す
ことが知られており、高融点金属硅化物中のシリ
コン成分を過剰とするのが通常である。しかしな
がら、シリコン成分が過剰な高融点金属硅化物を
MISトランジスタのゲート電極等に用いる場合、
熱処理工程で金属硅化物中のシリコンがゲート絶
縁膜との界面に析出し、MIS構造のフラツトバン
ド電圧が上記析出したシリコン層の仕事関数によ
り決定される。したがつて、析出したシリコン中
の不純物量によりフラツトバンド電圧VFBが変化
することになり、その制御性は極めて困難であ
る。このため、ゲートしきい値電圧VTHの制御性
も極めて悪いものであつた。
過剰とすることにより、絶縁膜を形成したシリコ
ン基板との密着性及び酸化に対する安定性が増す
ことが知られており、高融点金属硅化物中のシリ
コン成分を過剰とするのが通常である。しかしな
がら、シリコン成分が過剰な高融点金属硅化物を
MISトランジスタのゲート電極等に用いる場合、
熱処理工程で金属硅化物中のシリコンがゲート絶
縁膜との界面に析出し、MIS構造のフラツトバン
ド電圧が上記析出したシリコン層の仕事関数によ
り決定される。したがつて、析出したシリコン中
の不純物量によりフラツトバンド電圧VFBが変化
することになり、その制御性は極めて困難であ
る。このため、ゲートしきい値電圧VTHの制御性
も極めて悪いものであつた。
そこで最近、上記問題を解決するものとして、
Mo−Si合金膜に燐をドーピングする方法が提案
されている（J.Electrochem.Soc.，128，2402
（1981））。この方法では、可動イオンのゲツタリ
ング等により、シリコン成分が過剰なMo−Si合
金膜をゲート電極として安定化することができ
る。しかしながら、この方法における燐の導入法
は、Mo−Si合金膜の被着時に燐を混入するもの
であり、同レベルのゲート配線を用いている限り
MOSトランジスタのゲートしきい値電圧VTHを制
御することは困難である。したがつて、しきい値
電圧VTHを制御するにはチヤネル領域の不純物濃
度を変える必要がある。
Mo−Si合金膜に燐をドーピングする方法が提案
されている（J.Electrochem.Soc.，128，2402
（1981））。この方法では、可動イオンのゲツタリ
ング等により、シリコン成分が過剰なMo−Si合
金膜をゲート電極として安定化することができ
る。しかしながら、この方法における燐の導入法
は、Mo−Si合金膜の被着時に燐を混入するもの
であり、同レベルのゲート配線を用いている限り
MOSトランジスタのゲートしきい値電圧VTHを制
御することは困難である。したがつて、しきい値
電圧VTHを制御するにはチヤネル領域の不純物濃
度を変える必要がある。
このように従来、MOSトランジスタのしきい
値電圧VTHを制御するにはチヤネル領域の不純物
濃度を変えなければならないが、この方法による
しきい値電圧VTHの制御性は良好とは云い難いも
のであつた。
値電圧VTHを制御するにはチヤネル領域の不純物
濃度を変えなければならないが、この方法による
しきい値電圧VTHの制御性は良好とは云い難いも
のであつた。
本発明の目的は、集積回路内に複数のMISトラ
ンジスタを含む場合等に、チヤネル領域の不純物
濃度を変えることなく、ゲートしきい値電圧を制
御することができ、かつその制御性の向上をはか
り得る半導体装置の製造方法を提供することにあ
る。
ンジスタを含む場合等に、チヤネル領域の不純物
濃度を変えることなく、ゲートしきい値電圧を制
御することができ、かつその制御性の向上をはか
り得る半導体装置の製造方法を提供することにあ
る。
本発明の骨子は、ゲート電極材料としての高融
点金属硅化物に任意の実効的仕事関数を持たせる
ことにより、しきい値電圧VTHを制御することに
ある。
点金属硅化物に任意の実効的仕事関数を持たせる
ことにより、しきい値電圧VTHを制御することに
ある。
シリコン成分が過剰な高融点金属硅化物にＡ
族若しくはVA族の不純物をドーピングすると、
そのフラツトバンド電圧が変化する。第１図は本
発明者等の実験に基づくMo−Si合金膜に不純物
をドーピングした場合の、Mo，Siの原子比とフ
ラツトバンド電圧との関係を示す特性図である。
実験条件としては、６〜8ΩcmのＰ形１００Si基
板上に400Åのゲート酸化膜を形成し、この上に
Mo−Si合金膜をスパツタ法で約3500Å堆積し、
ボロン或いは燐をそれぞれ加速電圧25KeV，
60KeV、ドーズ量１×1014〜１×1016cm-2でイオ
ン注入したのちMo−Si合金膜を電極配線パター
ンに加工した。次いで、乾燥雰囲気中にて1000
℃，10分の酸化を行い。CVD法により5000Åの
SiO2膜を被着したのち、POCl3を含む雰囲気中に
て900℃，60分の加熱処理を行い、その後10％の
水素を含む窒素雰囲気中にて450℃，15分の熱処
理を行つた。この状態での特性が第１図であり、
図中○、△、□印はボロンドープの場合、●、
▲、■印は燐ドープの場合を示している。
族若しくはVA族の不純物をドーピングすると、
そのフラツトバンド電圧が変化する。第１図は本
発明者等の実験に基づくMo−Si合金膜に不純物
をドーピングした場合の、Mo，Siの原子比とフ
ラツトバンド電圧との関係を示す特性図である。
実験条件としては、６〜8ΩcmのＰ形１００Si基
板上に400Åのゲート酸化膜を形成し、この上に
Mo−Si合金膜をスパツタ法で約3500Å堆積し、
ボロン或いは燐をそれぞれ加速電圧25KeV，
60KeV、ドーズ量１×1014〜１×1016cm-2でイオ
ン注入したのちMo−Si合金膜を電極配線パター
ンに加工した。次いで、乾燥雰囲気中にて1000
℃，10分の酸化を行い。CVD法により5000Åの
SiO2膜を被着したのち、POCl3を含む雰囲気中に
て900℃，60分の加熱処理を行い、その後10％の
水素を含む窒素雰囲気中にて450℃，15分の熱処
理を行つた。この状態での特性が第１図であり、
図中○、△、□印はボロンドープの場合、●、
▲、■印は燐ドープの場合を示している。
第１図から明らかなように、Mo−Si系で最も
Si成分の多いMoSi2よりもSi成分が過剰なMo−
Si合金にボロン或いは燐をドープすることによ
り、熱処理後ゲート酸化膜上に析出したSiにボロ
ン若しくは燐がドープされ、多結晶Siにボロン若
しくは燐をドープした場合と同じフラツトバンド
電圧VFBとなることが判る。また、ボロンや燐等
の注入量により、フラツトバンド電圧VFBが任意
に制御されることも判る。
Si成分の多いMoSi2よりもSi成分が過剰なMo−
Si合金にボロン或いは燐をドープすることによ
り、熱処理後ゲート酸化膜上に析出したSiにボロ
ン若しくは燐がドープされ、多結晶Siにボロン若
しくは燐をドープした場合と同じフラツトバンド
電圧VFBとなることが判る。また、ボロンや燐等
の注入量により、フラツトバンド電圧VFBが任意
に制御されることも判る。
本発明はこのような点に着目し、高融点金属と
該金属に対し原子比で２倍以上のシリコンとの合
金膜からゲート電極を構成したMIS型半導体装置
を製造するに際し、半導体基板上にゲート絶縁膜
を介して前記合金膜を被着したのち、この合金膜
にＡ族不純物及びVA族不純物の少なくとも１
種をドーピングすると共に、該合金膜の少なくと
も２つのゲート電極形成予定領域で不純物ドーピ
ング条件を異ならせ、次いで上記合金膜をゲート
電極パターンに加工するようにした方法である。
該金属に対し原子比で２倍以上のシリコンとの合
金膜からゲート電極を構成したMIS型半導体装置
を製造するに際し、半導体基板上にゲート絶縁膜
を介して前記合金膜を被着したのち、この合金膜
にＡ族不純物及びVA族不純物の少なくとも１
種をドーピングすると共に、該合金膜の少なくと
も２つのゲート電極形成予定領域で不純物ドーピ
ング条件を異ならせ、次いで上記合金膜をゲート
電極パターンに加工するようにした方法である。
本発明によれば、シリコン成分が過剰な高融点
金属硅化物をMISトランジスタのゲート電極とし
て用いる場合、N+或いはP+の多結晶シリコンを
用いた場合と同程度のしきい値電圧VTHを制御性
良く実現することができる。また、チヤネル領域
の不純物濃度を変える方法に比して、しきい値電
圧VTHの制御性向上をはかれる等の利点がある。
金属硅化物をMISトランジスタのゲート電極とし
て用いる場合、N+或いはP+の多結晶シリコンを
用いた場合と同程度のしきい値電圧VTHを制御性
良く実現することができる。また、チヤネル領域
の不純物濃度を変える方法に比して、しきい値電
圧VTHの制御性向上をはかれる等の利点がある。
第２図ａ〜ｄは本発明の一実施例に係わるＣ−
MOSトランジスタの製造工程を示す断面図であ
る。まず、第２図ａに示す如く、燐を２×1015cm
−３ドープしたＮ形Si基板１にボロン濃度５×1015
cm-3のＰウエル２を形成したのち、基板１上にフ
イールド酸化膜３及び300Åのゲート酸化膜４を
形成した。続いて、スパツタ法等を用いSi成分過
剰なMo−Si2
MOSトランジスタの製造工程を示す断面図であ
る。まず、第２図ａに示す如く、燐を２×1015cm
−３ドープしたＮ形Si基板１にボロン濃度５×1015
cm-3のＰウエル２を形成したのち、基板１上にフ
イールド酸化膜３及び300Åのゲート酸化膜４を
形成した。続いて、スパツタ法等を用いSi成分過
剰なMo−Si2
Claims (1)
- 【特許請求の範囲】 １ 高融点金属と該金属に対し原子比で２倍以上
のシリコンとの合金膜からゲート電極を構成した
MIS型半導体装置を製造する方法において、半導
体基板上にゲート絶縁膜を介して前記合金膜を被
着したのち、上記合金膜にＡ族不純物及びVA
族不純物の少なくとも１種をドーピングすると共
に、該合金膜の少なくとも２つのゲート電極形成
予定領域で不純物ドーピング条件を異ならせ、次
いで上記合金膜をゲート電極パターンに加工する
ことを特徴とする半導体装置の製造方法。 ２ 前記不純物ドーピング条件を異ならせる工程
は、前記合金膜の少なくとも２つのゲート電極形
成予定領域で不純物種或いは不純物ドーピング量
を変えることである特許請求の範囲第１項記載の
半導体装置の製造方法。 ３ 前記合金膜に不純物をドーピングする工程
は、上記合金膜に不純物をイオン注入したのち、
該合金膜を加熱処理することである特許請求の範
囲第１項又は第２項記載の半導体装置の製造方
法。 ４ 前記合金膜に不純物をドーピングする工程
は、上記合金膜上に不純物を含む絶縁膜を被着し
たのち、この絶縁膜及び合金膜を加熱処理して絶
縁膜中の不純物を合金膜中に拡散せしめることで
ある特許請求の範囲第１項又は第２項記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57224160A JPS59114868A (ja) | 1982-12-21 | 1982-12-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57224160A JPS59114868A (ja) | 1982-12-21 | 1982-12-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59114868A JPS59114868A (ja) | 1984-07-03 |
| JPH053146B2 true JPH053146B2 (ja) | 1993-01-14 |
Family
ID=16809466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57224160A Granted JPS59114868A (ja) | 1982-12-21 | 1982-12-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59114868A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2512603B2 (ja) * | 1990-06-06 | 1996-07-03 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| US7091569B2 (en) | 2001-03-02 | 2006-08-15 | National Institute For Materials Science | Gate and CMOS structure and MOS structure |
| JP2005136198A (ja) | 2003-10-30 | 2005-05-26 | Toshiba Corp | 半導体装置の製造方法 |
-
1982
- 1982-12-21 JP JP57224160A patent/JPS59114868A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59114868A (ja) | 1984-07-03 |
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