JPH05327493A - Ｐｌｌシンセサイザ - Google Patents
ＰｌｌシンセサイザInfo
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- JPH05327493A JPH05327493A JP4148054A JP14805492A JPH05327493A JP H05327493 A JPH05327493 A JP H05327493A JP 4148054 A JP4148054 A JP 4148054A JP 14805492 A JP14805492 A JP 14805492A JP H05327493 A JPH05327493 A JP H05327493A
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- JP
- Japan
- Prior art keywords
- frequency
- output
- controlled oscillator
- voltage
- voltage controlled
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/10—Indirect frequency synthesis using a frequency multiplier in the phase-locked loop or in the reference signal path
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】ループ帯域におけるＣ／Ｎを改善し、ループ帯
域を拡げて周波数切換を高速にする。 【構成】基準発振器（２１）と、電圧制御型発振器（２
６）と、電圧制御型発振器（２６）の出力周波数（ｆ
VCO ）を分周するための分周回路（３０）と、基準発振
器（２１）の出力と分周回路（３０）の出力との位相を
比較してて位相比較出力（Ｖ１）を電圧制御型発振器
（２６）に供給するための位相比較器（２４）とを備
え、分周回路（３０）の分周比を変更することで電圧制
御型発振器（２６）から対応の出力周波数を得るＰＬＬ
シンセサイザにおいて、電圧制御型発振器（２６）から
は基本波および高調波成分が生成出力されるとともに、
電圧制御型発振器（２６）の出力から１より大きい値で
逓倍（Ｎ倍）した高調波成分を抽出するバンドパスフィ
ルタ（４０）を備え、分周回路（３０）に供給する構成
としたＰＬＬシンセサイザ。
域を拡げて周波数切換を高速にする。 【構成】基準発振器（２１）と、電圧制御型発振器（２
６）と、電圧制御型発振器（２６）の出力周波数（ｆ
VCO ）を分周するための分周回路（３０）と、基準発振
器（２１）の出力と分周回路（３０）の出力との位相を
比較してて位相比較出力（Ｖ１）を電圧制御型発振器
（２６）に供給するための位相比較器（２４）とを備
え、分周回路（３０）の分周比を変更することで電圧制
御型発振器（２６）から対応の出力周波数を得るＰＬＬ
シンセサイザにおいて、電圧制御型発振器（２６）から
は基本波および高調波成分が生成出力されるとともに、
電圧制御型発振器（２６）の出力から１より大きい値で
逓倍（Ｎ倍）した高調波成分を抽出するバンドパスフィ
ルタ（４０）を備え、分周回路（３０）に供給する構成
としたＰＬＬシンセサイザ。
Description
【０００１】
【産業上の利用分野】この発明は、位相同期回路（ＰＬ
Ｌ）周波数シンセサイザであるＰＬＬシンセサイザに関
する。
Ｌ）周波数シンセサイザであるＰＬＬシンセサイザに関
する。
【０００２】
【従来の技術】従来、ＰＬＬシンセサイザは、図２に示
すように構成されている。基準発振器１は、分周器（１
／Ｒ2 ）２を介して位相比較器（Ｐ，Ｃ）４に接続され
ている。一方、電圧制御型発振器（ＶＣＯ）６は、ＲＦ
アンプ８と分周器（１／Ｍ2 ）１０を介して位相比較器
４に接続されている。位相比較器４と電圧制御型発振器
６の間にはローパスフィルタ（Ｌ，Ｐ，Ｆ）１２が設け
られている。電圧制御型発振器６にはＲＦアンプ１４が
接続されている。
すように構成されている。基準発振器１は、分周器（１
／Ｒ2 ）２を介して位相比較器（Ｐ，Ｃ）４に接続され
ている。一方、電圧制御型発振器（ＶＣＯ）６は、ＲＦ
アンプ８と分周器（１／Ｍ2 ）１０を介して位相比較器
４に接続されている。位相比較器４と電圧制御型発振器
６の間にはローパスフィルタ（Ｌ，Ｐ，Ｆ）１２が設け
られている。電圧制御型発振器６にはＲＦアンプ１４が
接続されている。
【０００３】このようなＰＬＬシンセサイザは、次のよ
うな動作をする。基準発振器１は出力周波数ｆTCXOを出
力する。出力周波数ｆTCXOは分周器２により１／Ｒ2 分
周され、出力信号ｆTCXO／Ｒ2 を得る。電圧制御型発振
器６の出力周波数ｆVCO はＲＦアンプ８で増幅し分周器
１０で１／Ｍ2 分周され、出力信号ｆVCO ／Ｍ2 を得
る。出力信号ｆTCXO／Ｒ2 と出力信号ｆVCO ／Ｍ2 とは
位相比較器４により周波数の位相差が比較され、位相比
較器４はその位相差に応じた差信号電圧Ｖを出力する。
この差信号電圧Ｖは、ローパスフィルタ１２で高調波成
分が取除かれたあと、電圧制御型発振器６の発振出力周
波数である出力信号ｆVCO をコントロールする。
うな動作をする。基準発振器１は出力周波数ｆTCXOを出
力する。出力周波数ｆTCXOは分周器２により１／Ｒ2 分
周され、出力信号ｆTCXO／Ｒ2 を得る。電圧制御型発振
器６の出力周波数ｆVCO はＲＦアンプ８で増幅し分周器
１０で１／Ｍ2 分周され、出力信号ｆVCO ／Ｍ2 を得
る。出力信号ｆTCXO／Ｒ2 と出力信号ｆVCO ／Ｍ2 とは
位相比較器４により周波数の位相差が比較され、位相比
較器４はその位相差に応じた差信号電圧Ｖを出力する。
この差信号電圧Ｖは、ローパスフィルタ１２で高調波成
分が取除かれたあと、電圧制御型発振器６の発振出力周
波数である出力信号ｆVCO をコントロールする。
【０００４】このようにしてＰＬＬシンセサイザは、位
相比較器４に入力された２つの出力信号ｆTCXO／Ｒ2 と
ｆVCO ／Ｍ2 の各周波数を一致させるように動作する。
つまり数式１となる。
相比較器４に入力された２つの出力信号ｆTCXO／Ｒ2 と
ｆVCO ／Ｍ2 の各周波数を一致させるように動作する。
つまり数式１となる。
【０００５】
【数１】
【０００６】この数式１のｆTCXO／Ｒ2 はチャンネルス
テップもしくはチャンネルスペースといい、Δｆで表
す。つまり数式２で表せる。
テップもしくはチャンネルスペースといい、Δｆで表
す。つまり数式２で表せる。
【０００７】
【数２】
【０００８】たとえば、ｆVCO を１５０ＭＨｚ，ｆTCXO
を１５ＭＨｚとし、チャンネルステップΔｆを２５ＫＨ
ｚとして、これらの値を数式１と数式２に代入して分周
比Ｍ2 、Ｒ2 を求める場合、数式３と数式４で表すこと
ができる。
を１５ＭＨｚとし、チャンネルステップΔｆを２５ＫＨ
ｚとして、これらの値を数式１と数式２に代入して分周
比Ｍ2 、Ｒ2 を求める場合、数式３と数式４で表すこと
ができる。
【０００９】
【数３】
【００１０】
【数４】
【００１１】数式４より分周比Ｒ2 は６００となり、数
式３より分周比Ｍ2 は６０００となる。つまりいずれも
かなり大きい値の分周比である。
式３より分周比Ｍ2 は６０００となる。つまりいずれも
かなり大きい値の分周比である。
【００１２】
【発明が解決しようとする課題】ところで、このような
ＰＬＬシンセサイザにおいては、たとえば上記チャンネ
ルステップΔｆ（間隔）が２５ＫＨｚだとすれば、位相
比較周波数ｆREF をこのチャンネルステップΔｆ以下に
設定する必要がある。しかもＰＬＬループ帯域は位相比
較周波数のもれを低減するため、位相比較周波数に対し
ては充分狭い必要があり、通常位相比較周波数の１／１
０程度とする。この場合にはループ帯域２５ＫＨｚの１
０分の１，すなわち２．５ＫＨｚとなる。
ＰＬＬシンセサイザにおいては、たとえば上記チャンネ
ルステップΔｆ（間隔）が２５ＫＨｚだとすれば、位相
比較周波数ｆREF をこのチャンネルステップΔｆ以下に
設定する必要がある。しかもＰＬＬループ帯域は位相比
較周波数のもれを低減するため、位相比較周波数に対し
ては充分狭い必要があり、通常位相比較周波数の１／１
０程度とする。この場合にはループ帯域２５ＫＨｚの１
０分の１，すなわち２．５ＫＨｚとなる。
【００１３】ループ帯域内のＣ／Ｎ（ＣＮ比：搬送波レ
ベルとランダム雑音の実効値との比率）に関しては、上
述したように分周比Ｍ2 の値が６０００と大きいために
不利である。しかもループ帯域が２．５ＫＨｚと狭いの
で、周波数切換を高速化する面でもループの応答が遅く
不利である。
ベルとランダム雑音の実効値との比率）に関しては、上
述したように分周比Ｍ2 の値が６０００と大きいために
不利である。しかもループ帯域が２．５ＫＨｚと狭いの
で、周波数切換を高速化する面でもループの応答が遅く
不利である。
【００１４】本発明は、上記課題を解決するためになさ
れたもので、ループ帯域内のＣ／Ｎを改善することがで
き、しかも周波数切換を高速化できるＰＬＬシンセサイ
ザを提供することを目的とする。
れたもので、ループ帯域内のＣ／Ｎを改善することがで
き、しかも周波数切換を高速化できるＰＬＬシンセサイ
ザを提供することを目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、本発明にあっては、ＰＬＬシンセサイザを基準発振
器と、電圧制御型発振器と、電圧制御型発振器の出力周
波数を分周するための分周回路と、基準発振器の出力と
分周回路の出力との位相を比較して位相比較出力を電圧
制御型発振器に供給するための位相比較器とを備え、分
周回路の分周比を変更することで電圧制御型発振器から
対応の出力周波数を得るＰＬＬシンセサイザにおいて、
電圧制御型発振器からは基本波および高調波成分が生成
出力されるとともに、電圧制御型発振器の出力から１よ
り大きい値で逓倍した高調波成分を抽出するバンドパス
フィルタを備え、分周回路に供給する構成とした。
め、本発明にあっては、ＰＬＬシンセサイザを基準発振
器と、電圧制御型発振器と、電圧制御型発振器の出力周
波数を分周するための分周回路と、基準発振器の出力と
分周回路の出力との位相を比較して位相比較出力を電圧
制御型発振器に供給するための位相比較器とを備え、分
周回路の分周比を変更することで電圧制御型発振器から
対応の出力周波数を得るＰＬＬシンセサイザにおいて、
電圧制御型発振器からは基本波および高調波成分が生成
出力されるとともに、電圧制御型発振器の出力から１よ
り大きい値で逓倍した高調波成分を抽出するバンドパス
フィルタを備え、分周回路に供給する構成とした。
【００１６】
【作用】電圧制御型発振器２６の高調波成分をバンドパ
スフィルタ４０でＮ倍して位相比較器２４に入れるの
で、同じチャンネル間隔のシンセサイザを作る場合、分
周回路としての分周器３０の分周数をＮ分の１とするこ
とができる。
スフィルタ４０でＮ倍して位相比較器２４に入れるの
で、同じチャンネル間隔のシンセサイザを作る場合、分
周回路としての分周器３０の分周数をＮ分の１とするこ
とができる。
【００１７】
【実施例】以下、本発明の好適な実施例を添付図面等に
基づいて詳細に説明する。尚、以下に述べる実施例は、
本発明の好適な具体例であるから、技術的に好ましい種
々の限定が付されているが、本発明の範囲は、以下の説
明において特に本発明を限定する旨の記載がない限り、
これらの態様に限られるものではない。
基づいて詳細に説明する。尚、以下に述べる実施例は、
本発明の好適な具体例であるから、技術的に好ましい種
々の限定が付されているが、本発明の範囲は、以下の説
明において特に本発明を限定する旨の記載がない限り、
これらの態様に限られるものではない。
【００１８】図１は、この発明のＰＬＬシンセサイザの
好適な実施例を示している。基準発振器２１は、分周器
（１／Ｒ1 ）２２を介して位相比較器（Ｐ，Ｃ）２４に
接続されている。一方、電圧制御型発振器（ＶＣＯ）２
６は、バンドパスフィルタ４０とＲＦアンプ２８および
分周器（１／Ｍ1 ）３０を介して位相比較器２４に接続
されている。
好適な実施例を示している。基準発振器２１は、分周器
（１／Ｒ1 ）２２を介して位相比較器（Ｐ，Ｃ）２４に
接続されている。一方、電圧制御型発振器（ＶＣＯ）２
６は、バンドパスフィルタ４０とＲＦアンプ２８および
分周器（１／Ｍ1 ）３０を介して位相比較器２４に接続
されている。
【００１９】位相比較器２４と電圧制御型発振器２６の
間にはローパスフィルタ（Ｌ，Ｐ，Ｆ）３２が設けられ
ている。電圧制御型発振器２６にはＲＦアンプ３４が接
続されている。上記バンドパスフィルタ（Ｂ，Ｐ，Ｆ）
４０とＲＦアンプ２８は、分周器３０の前段回路５０を
構成している。
間にはローパスフィルタ（Ｌ，Ｐ，Ｆ）３２が設けられ
ている。電圧制御型発振器２６にはＲＦアンプ３４が接
続されている。上記バンドパスフィルタ（Ｂ，Ｐ，Ｆ）
４０とＲＦアンプ２８は、分周器３０の前段回路５０を
構成している。
【００２０】上記ＰＬＬシンセサイザは次のような動作
をする。基準発振器２１は出力周波数ｆTCXOを出力す
る。出力周波数ｆTCXOは分周器２２により１／Ｒ1 周波
数に分周され、出力信号ｆTCXO／Ｒ1 を得る。電圧制御
型発振器２６の出力周波数ｆVCO はバンドパスフィルタ
４０においてそのＮ倍の高調波成分を取出してＲＦアン
プ２８により増幅する。この後このＮ倍した高調波成分
は分周器３０で１／Ｍ1 分周され、出力信号ｆVCO ／Ｍ
1 ×Ｎを得る。出力信号ｆTCXO／Ｒ1 と出力信号ｆVCO
／Ｍ1 ×Ｎは、位相比較器２４により位相差を比較し、
位相比較器２４はその位相差に応じた差信号電圧Ｖ１を
出力する。
をする。基準発振器２１は出力周波数ｆTCXOを出力す
る。出力周波数ｆTCXOは分周器２２により１／Ｒ1 周波
数に分周され、出力信号ｆTCXO／Ｒ1 を得る。電圧制御
型発振器２６の出力周波数ｆVCO はバンドパスフィルタ
４０においてそのＮ倍の高調波成分を取出してＲＦアン
プ２８により増幅する。この後このＮ倍した高調波成分
は分周器３０で１／Ｍ1 分周され、出力信号ｆVCO ／Ｍ
1 ×Ｎを得る。出力信号ｆTCXO／Ｒ1 と出力信号ｆVCO
／Ｍ1 ×Ｎは、位相比較器２４により位相差を比較し、
位相比較器２４はその位相差に応じた差信号電圧Ｖ１を
出力する。
【００２１】この差信号電圧Ｖ１は、ローパスフィルタ
３２で直流成分を取出し、すなわち高周波成分が取除か
れたあと、フィードバックをかけて電圧制御型発振器２
６の発振周波数をコントロールする。電圧制御型発振器
２６の出力信号は、ＲＦアンプ３４で増幅して外部へ出
力する。
３２で直流成分を取出し、すなわち高周波成分が取除か
れたあと、フィードバックをかけて電圧制御型発振器２
６の発振周波数をコントロールする。電圧制御型発振器
２６の出力信号は、ＲＦアンプ３４で増幅して外部へ出
力する。
【００２２】ここで、バンドパスフィルタ４０における
Ｎの値をたとえば２に設定する場合を考える。ＰＬＬシ
ンセサイザでは、位相比較器２４に入力された２つの出
力信号ｆTCXO／Ｒ1 、ｆVCO ／Ｍ1 ×Ｎの各周波数を一
致させるように動作する。つまり、数式５となる。
Ｎの値をたとえば２に設定する場合を考える。ＰＬＬシ
ンセサイザでは、位相比較器２４に入力された２つの出
力信号ｆTCXO／Ｒ1 、ｆVCO ／Ｍ1 ×Ｎの各周波数を一
致させるように動作する。つまり、数式５となる。
【００２３】
【数５】
【００２４】電圧制御型発振器２６の出力比較周波数ｆ
VCO をＮ倍逓倍、たとえば２倍にした場合、上述したの
と同じチャンネルステップ２５ＫＨｚのＰＬＬシンセサ
イザを作る場合には、比較周波数ｆREF は２５ＫＨｚ×
２で５０ＫＨｚにすることができる。このようにＮが２
のときの分周比Ｍ1 と分周比Ｒ1 の値は、数式６と数式
７で求められる。つまり分周比Ｍ1 は３０００となり、
Ｒ1 は３００である。
VCO をＮ倍逓倍、たとえば２倍にした場合、上述したの
と同じチャンネルステップ２５ＫＨｚのＰＬＬシンセサ
イザを作る場合には、比較周波数ｆREF は２５ＫＨｚ×
２で５０ＫＨｚにすることができる。このようにＮが２
のときの分周比Ｍ1 と分周比Ｒ1 の値は、数式６と数式
７で求められる。つまり分周比Ｍ1 は３０００となり、
Ｒ1 は３００である。
【００２５】
【数６】
【００２６】
【数７】
【００２７】基準発振器２１の分周器２２の分周数（分
周比）Ｒ1 は数式８に示すように前述の従来例に比べて
１／４になる。同様に電圧制御型発振器２６の分周器３
０の分周数Ｍ1 も数式９に示すように従来例に比べて１
／４になる。
周比）Ｒ1 は数式８に示すように前述の従来例に比べて
１／４になる。同様に電圧制御型発振器２６の分周器３
０の分周数Ｍ1 も数式９に示すように従来例に比べて１
／４になる。
【００２８】
【数８】
【００２９】
【数９】
【００３０】電圧制御型発振器２６の出力のループ帯域
内の任意のオフセットポイント、例えば１ＫＨｚ離れに
おいてはＣ／Ｎは分周器３０および位相比較器２４から
の雑音が全くない場合には、電圧制御型発振器２６のル
ープ帯域内のＣ／Ｎは数式１０で表される。
内の任意のオフセットポイント、例えば１ＫＨｚ離れに
おいてはＣ／Ｎは分周器３０および位相比較器２４から
の雑音が全くない場合には、電圧制御型発振器２６のル
ープ帯域内のＣ／Ｎは数式１０で表される。
【００３１】
【数１０】
【００３２】この値に分周器と位相比較器から発生する
雑音が加わる。その割合は、分周数に比例することか
ら、同じ大きさの雑音を発生する分周器と位相比較器を
用いた場所には、電圧制御型発振器の出力のループ帯域
内における分周器および位相比較器からの雑音レベルに
ついては、本発明の図１の実施例は、図２の従来例に比
べて６ｄＢ低い。分周器又は位相比較器から発生する雑
音は、電圧制御型発振器において位相雑音として現れる
が、この変換率が分周数Ｎに比例するため、Ｎが１／２
となれば、変換率も１／２となり、雑音レベルとして６
ｄＢ下がる。
雑音が加わる。その割合は、分周数に比例することか
ら、同じ大きさの雑音を発生する分周器と位相比較器を
用いた場所には、電圧制御型発振器の出力のループ帯域
内における分周器および位相比較器からの雑音レベルに
ついては、本発明の図１の実施例は、図２の従来例に比
べて６ｄＢ低い。分周器又は位相比較器から発生する雑
音は、電圧制御型発振器において位相雑音として現れる
が、この変換率が分周数Ｎに比例するため、Ｎが１／２
となれば、変換率も１／２となり、雑音レベルとして６
ｄＢ下がる。
【００３３】電圧制御型発振器の出力信号に対する比較
周波数信号のもれを低減するために、ループ帯域を比較
周波数の１／１０となるようにする。これにより図１の
本発明の実施例では５０ＫＨｚ／１０、すなわち５ＫＨ
ｚであり、図２の従来の例では２５ＫＨｚ／１０、すな
わち２．５ＫＨｚである。この結果図１のこの発明のＰ
ＬＬシンセサイザの周波数の切換時間は、図２の従来の
ものに比べて約半分となる。ところでバンドパスフィル
タ４０における逓倍（Ｎ倍）の数は、１より大きい値で
あり、好ましくは２〜３である。
周波数信号のもれを低減するために、ループ帯域を比較
周波数の１／１０となるようにする。これにより図１の
本発明の実施例では５０ＫＨｚ／１０、すなわち５ＫＨ
ｚであり、図２の従来の例では２５ＫＨｚ／１０、すな
わち２．５ＫＨｚである。この結果図１のこの発明のＰ
ＬＬシンセサイザの周波数の切換時間は、図２の従来の
ものに比べて約半分となる。ところでバンドパスフィル
タ４０における逓倍（Ｎ倍）の数は、１より大きい値で
あり、好ましくは２〜３である。
【００３４】
【発明の効果】以上説明したことから明らかなように、
電圧制御型発振器の出力から１より大きい値で逓倍（Ｎ
倍）した高調波成分を抽出して分周回路に供給するの
で、従来相反して同時に改善することができないと考え
られていた高Ｃ／Ｎと周波数切換の高速化を同時に達成
することができる。
電圧制御型発振器の出力から１より大きい値で逓倍（Ｎ
倍）した高調波成分を抽出して分周回路に供給するの
で、従来相反して同時に改善することができないと考え
られていた高Ｃ／Ｎと周波数切換の高速化を同時に達成
することができる。
【図１】本発明のＰＬＬシンセサイザの実施例を示す
図。
図。
【図２】従来のＰＬＬシンセサイザを示す図。
２１ 基準発振器 ２２ 分周器 ２４ 位相比較器 ２６ 電圧制御型発振器 ２８ ＲＦアンプ ３０ 分周器 ３２ ローパスフィルタ ３４ ＲＦアンプ ４０ バンドパスフィルタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１１月１１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】
【数１０】Ｃ／Ｎ＝−２０ｌｏｇ（ｆｖｃｏ／ｆ
ｒｘｃｏ）＋基準発振器のＣ／Ｎ
ｒｘｃｏ）＋基準発振器のＣ／Ｎ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9182−5Ｊ Ｈ０３Ｌ 7/18 Ｚ
Claims (1)
- 【請求項１】 基準発振器と、電圧制御型発振器と、電
圧制御型発振器の出力周波数を分周するための分周回路
と、基準発振器の出力と分周回路の出力との位相を比較
して位相比較出力を電圧制御型発振器に供給するための
位相比較器とを備え、分周回路の分周比を変更すること
で電圧制御型発振器から対応の出力周波数を得るＰＬＬ
シンセサイザにおいて、 電圧制御型発振器からは基本波および高調波成分が生成
出力されるとともに、電圧制御型発振器の出力から１よ
り大きい値で逓倍した高調波成分を抽出するバンドパス
フィルタを備え、分周回路に供給する構成としたＰＬＬ
シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4148054A JPH05327493A (ja) | 1992-05-15 | 1992-05-15 | Ｐｌｌシンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4148054A JPH05327493A (ja) | 1992-05-15 | 1992-05-15 | Ｐｌｌシンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05327493A true JPH05327493A (ja) | 1993-12-10 |
Family
ID=15444134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4148054A Pending JPH05327493A (ja) | 1992-05-15 | 1992-05-15 | Ｐｌｌシンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05327493A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0771076A1 (en) * | 1995-10-23 | 1997-05-02 | Nec Corporation | Frequency synthesizer |
| EP0903860A1 (en) * | 1997-09-17 | 1999-03-24 | Matsushita Electric Industrial Co., Ltd. | PLL frequency synthesizer |
| JPWO2016175249A1 (ja) * | 2015-04-30 | 2018-02-22 | 国立研究開発法人産業技術総合研究所 | 高周波位相同期発振回路 |
-
1992
- 1992-05-15 JP JP4148054A patent/JPH05327493A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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