JPS59161837A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59161837A JPS59161837A JP58036960A JP3696083A JPS59161837A JP S59161837 A JPS59161837 A JP S59161837A JP 58036960 A JP58036960 A JP 58036960A JP 3696083 A JP3696083 A JP 3696083A JP S59161837 A JPS59161837 A JP S59161837A
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- oxide film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
- H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Non-Volatile Memory (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係り、特に高密度ＬＳ
Ｉにおける素子分離領域を小さくすると共に品質の向上
した半導体装置の製造方法に関する。
Ｉにおける素子分離領域を小さくすると共に品質の向上
した半導体装置の製造方法に関する。
近年、半導体集積回路の高密度化が進むにしたがって素
子間の分離領域を小さくする必要が生じてきている。
子間の分離領域を小さくする必要が生じてきている。
シリコン基板上に半導体素子を形成する場合、一般に選
°択酸化法によって形成される酸化膜が素子分離に用い
られる。
°択酸化法によって形成される酸化膜が素子分離に用い
られる。
まず、従来の半導体集積回路の素子分離の工程を第１図
に従って説明する。
に従って説明する。
第１図（５）に示すＰ型のシリコン基板１に熱酸化によ
りうすい酸化膜２を形成する。次に、例えばＣＶＤ法に
より窒化膜３を１ｏｏｏ〜１２００人の厚さに形成した
のち選択的にエツチングし窒化膜パターンとする〔第１
図（Ｂ）〕。次に、例えばボロン（Ｂ）をイオン注入し
て注入領域（チャンネルストッパ領域）４を形成する〔
第１図（Ｃ１］、次に、窒化膜３をマスクとしてシリコ
ン基板１が゛熱酸化し、例えば１μｍ厚の絶縁分離酸化
膜５を形成する〔第１図（Ｄ）〕。
りうすい酸化膜２を形成する。次に、例えばＣＶＤ法に
より窒化膜３を１ｏｏｏ〜１２００人の厚さに形成した
のち選択的にエツチングし窒化膜パターンとする〔第１
図（Ｂ）〕。次に、例えばボロン（Ｂ）をイオン注入し
て注入領域（チャンネルストッパ領域）４を形成する〔
第１図（Ｃ１］、次に、窒化膜３をマスクとしてシリコ
ン基板１が゛熱酸化し、例えば１μｍ厚の絶縁分離酸化
膜５を形成する〔第１図（Ｄ）〕。
この絶縁分離酸化膜５が素子分離領域６を形成し、窒化
膜３の下部が素子形成領域７となる。
膜３の下部が素子形成領域７となる。
この様にして系子形成領域７が分離されるが、シリコン
基板を加熱酸化した時、窒化膜３の両端に接する部分が
細長く酸化されいわゆるノく−ズビーク８が形成される
ためそれだけ素子形成領域７が狭められると共に、バー
ズビーク８下部のシリコン基板中に結晶欠陥が生じ素子
のリーク電流を増加させる欠点がある。
基板を加熱酸化した時、窒化膜３の両端に接する部分が
細長く酸化されいわゆるノく−ズビーク８が形成される
ためそれだけ素子形成領域７が狭められると共に、バー
ズビーク８下部のシリコン基板中に結晶欠陥が生じ素子
のリーク電流を増加させる欠点がある。
バーズビークの発生は主にマスクとしての徳化＋＋ｊ４
３が薄い場合とその下の酸化１摸２が厚い場合に生ずる
。一方、結晶欠陥は窒化膜３とシリコン基板１の熱膨張
の差によって生ずるストレスに起因する。従って、バー
ズビークの形成を抑制するためには窒化膜３を厚くし、
酸化膜２を薄くする必要があるが、こうすると逆に結晶
欠陥が増加することになる。
３が薄い場合とその下の酸化１摸２が厚い場合に生ずる
。一方、結晶欠陥は窒化膜３とシリコン基板１の熱膨張
の差によって生ずるストレスに起因する。従って、バー
ズビークの形成を抑制するためには窒化膜３を厚くし、
酸化膜２を薄くする必要があるが、こうすると逆に結晶
欠陥が増加することになる。
本発明の目的は、上記欠点を除去し、バーズビークの形
成を抑制して素子分離領域を小ざくすると共に、シリコ
ン基板に発生する結晶欠陥を少くする半導体装置の製造
方法を提供することにある。
成を抑制して素子分離領域を小ざくすると共に、シリコ
ン基板に発生する結晶欠陥を少くする半導体装置の製造
方法を提供することにある。
本発明の他の目的は、ゲート電極をセルファライン方式
で形成することによシ集槓度の向上した半導体装置の製
造方法を提供することにおる。
で形成することによシ集槓度の向上した半導体装置の製
造方法を提供することにおる。
不発明の特徴は、半導体基板上に酸化膜な設は回路素子
を形成する領域上の該酸化膜上に多結晶シリコン層を選
択的に形成する工程と、前記多結晶シリコ／層の側面及
び上表面を耐酸化性の膜で覆う工程と、前記耐酸化性の
膜で覆われた多結晶シリコン層をマスクとして選択酸化
を行う工程とを含む半導体装置の製造方法にある。
を形成する領域上の該酸化膜上に多結晶シリコン層を選
択的に形成する工程と、前記多結晶シリコ／層の側面及
び上表面を耐酸化性の膜で覆う工程と、前記耐酸化性の
膜で覆われた多結晶シリコン層をマスクとして選択酸化
を行う工程とを含む半導体装置の製造方法にある。
本発明の他の特徴は、半導体基板上に酸化膜を設け、回
路素子を形成する領域上の該酸化膜上に多結晶シリコン
層を選択的に形成する工程と、前記多結晶シリコン層の
側面及び上表面を耐酸化性の膜で覆う工程と、前記耐酸
化性の膜で檜われた多結晶シリコン層をマスクとして選
択酸化を行う工程と、前記多結晶シリコン層を所定の形
状にエツチングしでゲート電極を形成する工程とを含む
半導体装置の製造方法にある。
路素子を形成する領域上の該酸化膜上に多結晶シリコン
層を選択的に形成する工程と、前記多結晶シリコン層の
側面及び上表面を耐酸化性の膜で覆う工程と、前記耐酸
化性の膜で檜われた多結晶シリコン層をマスクとして選
択酸化を行う工程と、前記多結晶シリコン層を所定の形
状にエツチングしでゲート電極を形成する工程とを含む
半導体装置の製造方法にある。
不発【！１１によれば、素子分離領域としての酸化膜を
形成するために、シリコン基板を熱酸化する時に用いる
マスクとして薄いシリコン窒化膜で側面及び上表面を覆
った厚い多結晶シリコン（以下ポリシリコンと記す）層
を用いる、ポリシリコン層は厚く形成されているために
、ツクーズピークの成長は抑制され、また、ポリシリコ
ン層とシリコン基板の熱膨張率はほとんど等しい几めに
シリコン基板にはポリシリコン層に起因する結晶欠陥の
発生は起らない。更に、このポリシリコン層をエツチン
グしてゲート電極を形成する場合は、新たにゲート電極
を形成するためのマスク合せマージンが不委となるので
集積度の向上した半導体装置を製造することができる。
形成するために、シリコン基板を熱酸化する時に用いる
マスクとして薄いシリコン窒化膜で側面及び上表面を覆
った厚い多結晶シリコン（以下ポリシリコンと記す）層
を用いる、ポリシリコン層は厚く形成されているために
、ツクーズピークの成長は抑制され、また、ポリシリコ
ン層とシリコン基板の熱膨張率はほとんど等しい几めに
シリコン基板にはポリシリコン層に起因する結晶欠陥の
発生は起らない。更に、このポリシリコン層をエツチン
グしてゲート電極を形成する場合は、新たにゲート電極
を形成するためのマスク合せマージンが不委となるので
集積度の向上した半導体装置を製造することができる。
次に本発明についで実施例を用いて詳細に説明する。
第２図（８）〜（０は、各々本発明の第１の実施例を説
明するための製造工程断面図である。
明するための製造工程断面図である。
第２図（５）において、Ｐ型シリコン基板１０表面に熱
酸化によりうすい酸化膜２を形成する。次でポリシリコ
ン層１０を、例えばＣＶＤ法により成長させたのち、所
定の形状に選択エツチングする。
酸化によりうすい酸化膜２を形成する。次でポリシリコ
ン層１０を、例えばＣＶＤ法により成長させたのち、所
定の形状に選択エツチングする。
なお、ポリシリコン層１０を第２の実施例の様にゲート
電極として用いる場合は、エツチング前にリン（Ｐ）を
拡散してポリシリコン層抵抗を下げておく。
電極として用いる場合は、エツチング前にリン（Ｐ）を
拡散してポリシリコン層抵抗を下げておく。
次に、例えば、１２００℃のアンモニア雰囲気中で約１
０ＯＡのシリコン窒化膜１１を成長させてポリシリコン
層１０の側面及び上表面を覆ったのちポリシリコン層１
０周囲以外のシリコン窒イヒ膜１１をエツチングして除
去する。次で、全面にボロン（Ｂ）をイオン注入し注入
領域（チャンネルストッパ領域）４を形成する〔第２図
（Ｂ）〕。
０ＯＡのシリコン窒化膜１１を成長させてポリシリコン
層１０の側面及び上表面を覆ったのちポリシリコン層１
０周囲以外のシリコン窒イヒ膜１１をエツチングして除
去する。次で、全面にボロン（Ｂ）をイオン注入し注入
領域（チャンネルストッパ領域）４を形成する〔第２図
（Ｂ）〕。
次に、シリコン基板１を熱酸化し、絶縁分離酸化膜５を
成長させる〔第２図（Ｃ））。
成長させる〔第２図（Ｃ））。
次に、シリコン窒化膜１１、ポリシリコン層１０及び酸
化膜２を順次除去したのち、素子形成領域１２上にゲー
ト酸化膜１３を形成する〔第２図（至）〕。
化膜２を順次除去したのち、素子形成領域１２上にゲー
ト酸化膜１３を形成する〔第２図（至）〕。
次に、シリコン基板１表面にポリシリコン層を成長させ
たのち、所定のパターンにエツチングしてゲート電極１
４を形成する。次で、例えばヒ素（Ａｓ）をイオン注入
し、ソース領域１５及びドレイン領域１６を形成する〔
第２図（Ｅ）〕。
たのち、所定のパターンにエツチングしてゲート電極１
４を形成する。次で、例えばヒ素（Ａｓ）をイオン注入
し、ソース領域１５及びドレイン領域１６を形成する〔
第２図（Ｅ）〕。
次に、ＣＶＤ法により絶縁酸化膜１７を形成したのちソ
ース領域１４及びドレイン領域１６上に開孔部を設ける
、次で、アルミニウム（Ａ／）を蒸着したのちエツチン
グし、Ａｌ電極配線１８を形成しＭＯ８半導体装置を完
成させる〔第２図（Ｆ））。
ース領域１４及びドレイン領域１６上に開孔部を設ける
、次で、アルミニウム（Ａ／）を蒸着したのちエツチン
グし、Ａｌ電極配線１８を形成しＭＯ８半導体装置を完
成させる〔第２図（Ｆ））。
この様に、薄いシリコン窒化膜１１で覆わｎた厚いポリ
シリコン層１０をマスクとして形成した絶縁分離酸化膜
５には、第１図（Ｄ）に示されるようなバーズビークは
形成されない。従って、絶縁分離酸化膜５が形成する素
子分離領域は小さくなｐ必要最小限のものとすることが
でき、半導体装置の集積度は極めて高いものとなる。更
に、従来素子形成領域に発生していた結晶欠陥も抑制さ
れ、リーク電流が少い品質の向上した半導体装置が得ら
れる。
シリコン層１０をマスクとして形成した絶縁分離酸化膜
５には、第１図（Ｄ）に示されるようなバーズビークは
形成されない。従って、絶縁分離酸化膜５が形成する素
子分離領域は小さくなｐ必要最小限のものとすることが
でき、半導体装置の集積度は極めて高いものとなる。更
に、従来素子形成領域に発生していた結晶欠陥も抑制さ
れ、リーク電流が少い品質の向上した半導体装置が得ら
れる。
第３図（５）〜（至）は、本発明の第２の実施例として
の７０一テイングゲート型ＥＰｆ’ＬＯＭの製造工程断
面図である。
の７０一テイングゲート型ＥＰｆ’ＬＯＭの製造工程断
面図である。
第３図（５）は第２図（Ｑとほぼ同じものである。すな
わち、第２図（５）、（Ｂ）と同様の処理によシ、Ｐ型
シリコン基板１０表面に、酸化膜２を介して、Ｐを拡散
しシリコン窒化膜で覆われた第１のポリシリコン層２０
を形成し、Ｂをイオン注入して注入領域４を形成したの
ち、熱酸化により絶縁分離酸化膜５を形成したものであ
る。この場合、薄い酸化膜２はゲート酸化膜となる。
わち、第２図（５）、（Ｂ）と同様の処理によシ、Ｐ型
シリコン基板１０表面に、酸化膜２を介して、Ｐを拡散
しシリコン窒化膜で覆われた第１のポリシリコン層２０
を形成し、Ｂをイオン注入して注入領域４を形成したの
ち、熱酸化により絶縁分離酸化膜５を形成したものであ
る。この場合、薄い酸化膜２はゲート酸化膜となる。
次に、シリコン基板１の底面に第２のポリシリコン層と
ホトレジスト層を形成したのち、ホトレジスト層を所定
のパターン２１にエツチングし、このホトレジストのパ
ターン２１をマスクとじて第２のポリシリコン層をエツ
チングして、第２のゲート電極２２を形成する〔第３図
（Ｂ）〕。
ホトレジスト層を形成したのち、ホトレジスト層を所定
のパターン２１にエツチングし、このホトレジストのパ
ターン２１をマスクとじて第２のポリシリコン層をエツ
チングして、第２のゲート電極２２を形成する〔第３図
（Ｂ）〕。
次に、第２のゲート電極２２及びホトレジスト層のパタ
ーン２１をマスクとしてシリコン窒化膜１１及び第１の
ポリシリコン層２０を順次エツチングし、セルファライ
ン方式で第１のゲート（フローティングゲート）電極２
０′を形成する。次で、Ａｓをイオン注入し、ソース領
域１５及びドレイン領域１６を形成する〔第３図（Ｃ１
）。
ーン２１をマスクとしてシリコン窒化膜１１及び第１の
ポリシリコン層２０を順次エツチングし、セルファライ
ン方式で第１のゲート（フローティングゲート）電極２
０′を形成する。次で、Ａｓをイオン注入し、ソース領
域１５及びドレイン領域１６を形成する〔第３図（Ｃ１
）。
なお、この工程で一部シリコン窒化膜を除去し新たに酸
化膜等を形成し、第１及び第２のゲート電極間の絶縁膜
とすることもできる。
化膜等を形成し、第１及び第２のゲート電極間の絶縁膜
とすることもできる。
次に、ホトレジストパターン２１を除去したのち、絶縁
酸化膜１７を全面に形成し、ソース領域１５及びドレイ
ン領域１６上に開孔部を設ける。
酸化膜１７を全面に形成し、ソース領域１５及びドレイ
ン領域１６上に開孔部を設ける。
次で、全面にＡＩを蒸着したのち選択エツチングし、Ａ
Ａ電極配線１８を形成してフローティングゲート型ＢＦ
ＲＯＭを完成させる〔第３図（ＩＮ）。
Ａ電極配線１８を形成してフローティングゲート型ＢＦ
ＲＯＭを完成させる〔第３図（ＩＮ）。
この様にして形成されたフローティングゲート型ＥＰ几
ＯＭは、第１の実施例の場合と同様に、バーズビークが
形成されないために素子分離領域が小さくなり、それだ
け集積度が向上し、素子形成領域中の結晶欠陥の発生も
抑制されたものとなる。更に第１のゲート電極がセルフ
ァライン方式で形成されるため集積度をより一層向上さ
せることができる。次にその構造を説明する。
ＯＭは、第１の実施例の場合と同様に、バーズビークが
形成されないために素子分離領域が小さくなり、それだ
け集積度が向上し、素子形成領域中の結晶欠陥の発生も
抑制されたものとなる。更に第１のゲート電極がセルフ
ァライン方式で形成されるため集積度をより一層向上さ
せることができる。次にその構造を説明する。
第４図は、第３図（Ｑにおける一部切欠き上面図、第５
図は、従来の７０一テイングゲートｍＥＰ几ＯＭにおけ
る第４図と同じ部分の上面図である。
図は、従来の７０一テイングゲートｍＥＰ几ＯＭにおけ
る第４図と同じ部分の上面図である。
第４図及び第５図において、従来のフローティングゲー
ト型ＥＰＲＯＭ では、素子形成領域１２の上部に第１
のゲート酸化膜を介して形成される第１のゲート電極３
０（斜線部）は、マスク合せ精度を考慮してΔＷだけ素
子形成領域１２からはみ出して形成される。すなわち、
エツチングマージンａ（Ｌ＝ｔΔＷ’＝ｉ３μｍ）を考
慮すると、素子形成領域間隔は約９μｍとなっている。
ト型ＥＰＲＯＭ では、素子形成領域１２の上部に第１
のゲート酸化膜を介して形成される第１のゲート電極３
０（斜線部）は、マスク合せ精度を考慮してΔＷだけ素
子形成領域１２からはみ出して形成される。すなわち、
エツチングマージンａ（Ｌ＝ｔΔＷ’＝ｉ３μｍ）を考
慮すると、素子形成領域間隔は約９μｍとなっている。
一方、本発明の方法によシ製造されるフローティングゲ
ート型ＢＦＲＯＭ の第１のゲート電極２０’ はセル
ファライン方式で形成されるため、素子形成領域間隔は
エツチングマージンａの３μｍだけでよく、素子形成領
域間隔は１／３ となりそれだけ集積度が向上する。
ート型ＢＦＲＯＭ の第１のゲート電極２０’ はセル
ファライン方式で形成されるため、素子形成領域間隔は
エツチングマージンａの３μｍだけでよく、素子形成領
域間隔は１／３ となりそれだけ集積度が向上する。
上記第２の実施例では、フローティングゲート型ＥＰＲ
ＯＭ を用いて説明したが、これに限定されるものでは
なく、絶縁分離酸化膜を形成する時にマスクとして用い
るポリシリコン層を、通常のｒＶｉ０８半導体のゲート
電極として利用するごとも可能であり、その場合も上記
と同様の効果を有する。
ＯＭ を用いて説明したが、これに限定されるものでは
なく、絶縁分離酸化膜を形成する時にマスクとして用い
るポリシリコン層を、通常のｒＶｉ０８半導体のゲート
電極として利用するごとも可能であり、その場合も上記
と同様の効果を有する。
以上詳細に説明した様に、本発明によれば、バーズビー
クの成長が抑制されると共に、素子形成領域に発生する
結晶欠陥も抑制されるため、集積度の向上した品質の高
い半導体装置の製造方法が得られるのでその効果は犬で
ある。
クの成長が抑制されると共に、素子形成領域に発生する
結晶欠陥も抑制されるため、集積度の向上した品質の高
い半導体装置の製造方法が得られるのでその効果は犬で
ある。
第１図（５）〜（均は従来の半導体装置の製造方法を説
明する製造工程断面図、第２図（Ａ）〜（Ｆ′）は本発
明の第１の実施例を説明するための製造工程断面図、第
３図（８）〜（麹は本発明の第２の実施例を説明するた
めの製造工程断面図、第４図は第３図（Ｃ）における一
部切欠き上面図、第５図は従来の７０一テイングゲート
型ＥＰ几ＯＭの一部切欠き上面図である。 １・・・・・・Ｐ型のシリコン基板、２・・・・・・酸
化膜、３・・・・・・窒化膜、４・・・・・・注入領域
、５・・・・・・絶縁分離酸化膜、６・・・・・・素子
分離領域、７・・・・・・素子形成領域、８・・・・・
・バーズビーク、１０・・・・・・ポリシリコン層、１
１・・・・・・シリコン窒化膜、１２・・・・・・素子
形成領域、１３・・・・・・ゲート酸化膜、１４・・・
・・・ゲート電極、１５・・・・・・ソース領域、１６
・・・・・・ドレイン領域、１７・・・・・・絶縁酸化
膜、１８・・・・・・Ａ！！電極配線、２０・・・・・
・ポリシリコン層、２０′・・・・・・第１のゲート電
極、２１・・・・・・ホトレジスト層のパターン、２２
・・・・・・第２のゲート電極、３０・・・・・・第１
のゲート電極。 察１固 茅２田 際３０ ｔｋ 、６ ！−手図 ２０’ 療５回
明する製造工程断面図、第２図（Ａ）〜（Ｆ′）は本発
明の第１の実施例を説明するための製造工程断面図、第
３図（８）〜（麹は本発明の第２の実施例を説明するた
めの製造工程断面図、第４図は第３図（Ｃ）における一
部切欠き上面図、第５図は従来の７０一テイングゲート
型ＥＰ几ＯＭの一部切欠き上面図である。 １・・・・・・Ｐ型のシリコン基板、２・・・・・・酸
化膜、３・・・・・・窒化膜、４・・・・・・注入領域
、５・・・・・・絶縁分離酸化膜、６・・・・・・素子
分離領域、７・・・・・・素子形成領域、８・・・・・
・バーズビーク、１０・・・・・・ポリシリコン層、１
１・・・・・・シリコン窒化膜、１２・・・・・・素子
形成領域、１３・・・・・・ゲート酸化膜、１４・・・
・・・ゲート電極、１５・・・・・・ソース領域、１６
・・・・・・ドレイン領域、１７・・・・・・絶縁酸化
膜、１８・・・・・・Ａ！！電極配線、２０・・・・・
・ポリシリコン層、２０′・・・・・・第１のゲート電
極、２１・・・・・・ホトレジスト層のパターン、２２
・・・・・・第２のゲート電極、３０・・・・・・第１
のゲート電極。 察１固 茅２田 際３０ ｔｋ 、６ ！−手図 ２０’ 療５回
Claims (2)
- （１）半導体基板上に酸化膜を設け、回路素子を形成す
る領域上の該酸化膜上に多結晶シリコン層を選択的に形
成する工程と、前記多結晶シリコン層の側面及び上表面
を耐酸化性の膜で覆う工程と、前記耐酸化性の膜で覆わ
れた多結晶シリコン層をマスクとして選択酸化を行う工
程とを含むことを特徴とする半導体装置の製造方法。 - （２）半導体基板上に酸化膜を設け、回路素子を形成す
る領域上の該酸化膜上に多結晶シリコン層を選択的に形
成する工程と、前記多結晶シリコン層の側面及び上表面
を耐酸化性の膜で覆う工程と、前記耐酸化性の膜で覆わ
れた多結晶シリコン層をマスクとして選択酸化を行う工
程と、前記多結晶シリコン層を所定の形状にエツチング
してゲート電極を形成する工程とを含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58036960A JPS59161837A (ja) | 1983-03-07 | 1983-03-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58036960A JPS59161837A (ja) | 1983-03-07 | 1983-03-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59161837A true JPS59161837A (ja) | 1984-09-12 |
Family
ID=12484306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58036960A Pending JPS59161837A (ja) | 1983-03-07 | 1983-03-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59161837A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5260229A (en) * | 1991-08-30 | 1993-11-09 | Sgs-Thomson Microelectronics, Inc. | Method of forming isolated regions of oxide |
| DE4336869A1 (de) * | 1993-10-28 | 1995-05-04 | Gold Star Electronics | Verfahren zum Herstellen eines MOS-Transistors |
| US5834360A (en) * | 1996-07-31 | 1998-11-10 | Stmicroelectronics, Inc. | Method of forming an improved planar isolation structure in an integrated circuit |
| US5843812A (en) * | 1993-10-28 | 1998-12-01 | Goldstar Electron Co., Ltd. | Method of making a PMOSFET in a semiconductor device |
| US5972776A (en) * | 1995-12-22 | 1999-10-26 | Stmicroelectronics, Inc. | Method of forming a planar isolation structure in an integrated circuit |
| US5977607A (en) * | 1994-09-12 | 1999-11-02 | Stmicroelectronics, Inc. | Method of forming isolated regions of oxide |
-
1983
- 1983-03-07 JP JP58036960A patent/JPS59161837A/ja active Pending
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