JPH05335523A - 半導体メモリ装置及びその製造方法 - Google Patents
半導体メモリ装置及びその製造方法Info
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- JPH05335523A JPH05335523A JP4136911A JP13691192A JPH05335523A JP H05335523 A JPH05335523 A JP H05335523A JP 4136911 A JP4136911 A JP 4136911A JP 13691192 A JP13691192 A JP 13691192A JP H05335523 A JPH05335523 A JP H05335523A
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Landscapes
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Abstract
(57)【要約】
【目的】 メモリセル領域のビット線の抵抗を下げて高
速動作を可能にする。 【構成】 Ｐ型のシリコン基板１１の表面部分には、ビ
ット線となる複数のＮ型の不純物領域１２が配列され
る。この不純物領域１２の表面側には、Ｔｉシリサイド
層１３が設けられ、Ｔｉシリサイド層１３を被うように
して不純物領域１２に沿って多結晶シリコン層１４が積
層される。この多結晶シリコン層１４の表面及び、不純
物領域１２を除くシリコン基板１１の表面にゲート絶縁
膜１５が形成され、このゲート絶縁膜１５上にワード線
となる複数のゲート電極１６が、不純物領域１２と交差
する方向に互いに並行に配列される。
速動作を可能にする。 【構成】 Ｐ型のシリコン基板１１の表面部分には、ビ
ット線となる複数のＮ型の不純物領域１２が配列され
る。この不純物領域１２の表面側には、Ｔｉシリサイド
層１３が設けられ、Ｔｉシリサイド層１３を被うように
して不純物領域１２に沿って多結晶シリコン層１４が積
層される。この多結晶シリコン層１４の表面及び、不純
物領域１２を除くシリコン基板１１の表面にゲート絶縁
膜１５が形成され、このゲート絶縁膜１５上にワード線
となる複数のゲート電極１６が、不純物領域１２と交差
する方向に互いに並行に配列される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置、特
に読み出し専用メモリ（Read Only Memory）及びその製
造方法に関する。
に読み出し専用メモリ（Read Only Memory）及びその製
造方法に関する。
【０００２】
【従来の技術】マスクＲＯＭ等の読み出し専用メモリに
おいては、行列配置された複数のメモリセルに対応し、
複数のビット線及びワード線が互いに交差するように配
列される。一般に、ＲＯＭの場合には、１つのメモリセ
ルに１つのＭＯＳトランジスタが対応付けられ、アドレ
スデータに基づいて指定されるトランジスタがオンする
か否かによってデータの判定を行うように構成される。
おいては、行列配置された複数のメモリセルに対応し、
複数のビット線及びワード線が互いに交差するように配
列される。一般に、ＲＯＭの場合には、１つのメモリセ
ルに１つのＭＯＳトランジスタが対応付けられ、アドレ
スデータに基づいて指定されるトランジスタがオンする
か否かによってデータの判定を行うように構成される。
【０００３】図８は、従来のメモリ装置のメモリセル部
分の平面図で、図９は、そのＸ−Ｙ断面図である。Ｐ型
の導電型を示すシリコン基板１の表面部分に、ビット線
となる複数のＮ型の不純物領域２が一定の間隔をおいて
互いに並行に配列される。この不純物領域２は、例えば
ヒ素（Ａｓ）イオンを注入して形成され、メモリセルを
成すトランジスタのソース、ドレインとして働くように
構成される。不純物領域２が形成されたシリコン基板１
上には、ワード線となる複数のゲート電極３が、ゲート
絶縁膜４を介して不純物領域２と交差するように配列さ
れ、不純物領域２と共にＮチャンネル方のＭＯＳトラン
ジスタ５を構成する。そして、このＭＯＳトランジスタ
５のゲート領域には、書き込みデータと対応付けられて
選択的にＰ型の高濃度不純物領域６が形成される。これ
により、高濃度不純物領域６が形成されたＭＯＳトラン
ジスタ５については、閾値電圧が変動するため、高濃度
不純物領域６が形成されていないＭＯＳトランジスタ５
と異なる動作特性を示すことになる。即ち、高濃度不純
物領域６が形成されていないＭＯＳトランジスタ５につ
いては、隣り合う不純物領域２の間に所定の電位差を与
え、ゲート電極３をハイレベルとするとオン状態とな
り、図面に実線矢印で示すように不純物領域２の間に電
流が流れるが、高濃度不純物領域６が形成されたＭＯＳ
トランジスタ５については、ゲート電極３をハイレベル
としてもオン状態とならず、図面に破線矢印で示すよう
に不純物領域２の間に電流は流れない。そこで、「１」
及び「０」のデータと対応付けるようにして所望のアド
レスのＭＯＳトランジスタ５のゲート領域に高濃度不純
物領域５を選択的に形成することで、データの書き込み
を行うことができる。また、データの読み出しについて
は、不純物領域２に接続されるセンスアンプで不純物領
域２の間に流れる電流を検知することにより、アドレス
データに応答して活性化されるＭＯＳトランジスタ５の
オン／オフが判定される。
分の平面図で、図９は、そのＸ−Ｙ断面図である。Ｐ型
の導電型を示すシリコン基板１の表面部分に、ビット線
となる複数のＮ型の不純物領域２が一定の間隔をおいて
互いに並行に配列される。この不純物領域２は、例えば
ヒ素（Ａｓ）イオンを注入して形成され、メモリセルを
成すトランジスタのソース、ドレインとして働くように
構成される。不純物領域２が形成されたシリコン基板１
上には、ワード線となる複数のゲート電極３が、ゲート
絶縁膜４を介して不純物領域２と交差するように配列さ
れ、不純物領域２と共にＮチャンネル方のＭＯＳトラン
ジスタ５を構成する。そして、このＭＯＳトランジスタ
５のゲート領域には、書き込みデータと対応付けられて
選択的にＰ型の高濃度不純物領域６が形成される。これ
により、高濃度不純物領域６が形成されたＭＯＳトラン
ジスタ５については、閾値電圧が変動するため、高濃度
不純物領域６が形成されていないＭＯＳトランジスタ５
と異なる動作特性を示すことになる。即ち、高濃度不純
物領域６が形成されていないＭＯＳトランジスタ５につ
いては、隣り合う不純物領域２の間に所定の電位差を与
え、ゲート電極３をハイレベルとするとオン状態とな
り、図面に実線矢印で示すように不純物領域２の間に電
流が流れるが、高濃度不純物領域６が形成されたＭＯＳ
トランジスタ５については、ゲート電極３をハイレベル
としてもオン状態とならず、図面に破線矢印で示すよう
に不純物領域２の間に電流は流れない。そこで、「１」
及び「０」のデータと対応付けるようにして所望のアド
レスのＭＯＳトランジスタ５のゲート領域に高濃度不純
物領域５を選択的に形成することで、データの書き込み
を行うことができる。また、データの読み出しについて
は、不純物領域２に接続されるセンスアンプで不純物領
域２の間に流れる電流を検知することにより、アドレス
データに応答して活性化されるＭＯＳトランジスタ５の
オン／オフが判定される。
【０００４】
【発明が解決しようとする課題】以上のメモリ装置にお
いては、メモリセルを構成するＭＯＳトランジスタ５を
それぞれ分離する分離領域がなく、メモリセルのサイズ
を小さくできるため、メモリ容量の増大に適している。
しかしながら、ビット線をシリコン基板１に形成した不
純物領域２により構成するため、抵抗値が高くなり、高
速動作に対応できないといった問題を有している。
いては、メモリセルを構成するＭＯＳトランジスタ５を
それぞれ分離する分離領域がなく、メモリセルのサイズ
を小さくできるため、メモリ容量の増大に適している。
しかしながら、ビット線をシリコン基板１に形成した不
純物領域２により構成するため、抵抗値が高くなり、高
速動作に対応できないといった問題を有している。
【０００５】そこで本発明は、メモリセルのサイズを大
きくすることなく、ビット線の抵抗値を下げて高速動作
に対応できるメモリ装置の提供を目的とする。
きくすることなく、ビット線の抵抗値を下げて高速動作
に対応できるメモリ装置の提供を目的とする。
【０００６】
【課題を解決するための手段】本発明は、上述の課題を
解決するためになされたもので、その特徴とするところ
は、一導電型の半導体基板と、この半導体基板の表面近
傍に互いに並行に配列される複数の逆導電型の不純物領
域と、この不純物拡散領域の間の特定領域に選択的に形
成される一導電型の高濃度不純物領域と、上記半導体基
板の一主面上で上記不純物領域及び上記高濃度不純物領
域を被うゲート絶縁膜と、このゲート絶縁膜上に上記複
数の不純物領域と交差して互いに並行に配列される複数
のゲート電極と、を備え、上記複数の不純物領域は、表
面側に上記半導体基板が金属元素と化合した金属間化合
物層を含むことにある。
解決するためになされたもので、その特徴とするところ
は、一導電型の半導体基板と、この半導体基板の表面近
傍に互いに並行に配列される複数の逆導電型の不純物領
域と、この不純物拡散領域の間の特定領域に選択的に形
成される一導電型の高濃度不純物領域と、上記半導体基
板の一主面上で上記不純物領域及び上記高濃度不純物領
域を被うゲート絶縁膜と、このゲート絶縁膜上に上記複
数の不純物領域と交差して互いに並行に配列される複数
のゲート電極と、を備え、上記複数の不純物領域は、表
面側に上記半導体基板が金属元素と化合した金属間化合
物層を含むことにある。
【０００７】そして、本発明の製造方法の特徴とすると
ころは、一導電型の半導体基板上に絶縁膜を形成し、こ
の絶縁膜を一定の間隔をおいて選択的に除去する工程
と、上記絶縁膜が除去された開口部から上記半導体基板
に逆導電型の不純物イオンを注入して上記半導体基板の
表面近傍に逆導電型の不純物領域を形成する工程と、少
なくとも上記絶縁膜の開口部を被うように上記半導体基
板と化合する金属層を積層し、この金属層を上記不純物
領域の半導体基板に化合させる工程と、上記金属層を除
去した後、少なくとも上記絶縁膜の開口部を被うように
導体層を形成する工程と、上記絶縁膜上の導体層を除去
して上記絶縁膜を露出した後、この導体層を残して上記
絶縁膜を除去する工程と、上記半導体基板及び残された
導体層の表面を被うようにゲート絶縁膜を形成し、この
ゲート絶縁膜上に上記不純物領域と交差するゲート電極
を形成する工程と、を有することにある。
ころは、一導電型の半導体基板上に絶縁膜を形成し、こ
の絶縁膜を一定の間隔をおいて選択的に除去する工程
と、上記絶縁膜が除去された開口部から上記半導体基板
に逆導電型の不純物イオンを注入して上記半導体基板の
表面近傍に逆導電型の不純物領域を形成する工程と、少
なくとも上記絶縁膜の開口部を被うように上記半導体基
板と化合する金属層を積層し、この金属層を上記不純物
領域の半導体基板に化合させる工程と、上記金属層を除
去した後、少なくとも上記絶縁膜の開口部を被うように
導体層を形成する工程と、上記絶縁膜上の導体層を除去
して上記絶縁膜を露出した後、この導体層を残して上記
絶縁膜を除去する工程と、上記半導体基板及び残された
導体層の表面を被うようにゲート絶縁膜を形成し、この
ゲート絶縁膜上に上記不純物領域と交差するゲート電極
を形成する工程と、を有することにある。
【０００８】
【作用】本発明によれば、半導体基板の不純物領域に形
成される、基板と金属元素との金属間化合物層によりビ
ット線としての抵抗値が低減される。また、本発明の製
造方法によると、金属間化合物層を形成した後に、多結
晶シリコン等の導電層を不純物領域上に形成すること
で、後の熱酸化工程で金属間化合物層の表面が酸化する
のを防止できるめ、耐圧の劣化が防止される。
成される、基板と金属元素との金属間化合物層によりビ
ット線としての抵抗値が低減される。また、本発明の製
造方法によると、金属間化合物層を形成した後に、多結
晶シリコン等の導電層を不純物領域上に形成すること
で、後の熱酸化工程で金属間化合物層の表面が酸化する
のを防止できるめ、耐圧の劣化が防止される。
【０００９】
【実施例】図１は、本発明の半導体メモリ装置のメモリ
セル部分の断面図である。Ｐ型のシリコン基板１１の表
面部分には、ビット線となる複数のＮ型の不純物領域１
２が一定の間隔をおいて互いに並行に配列される。この
不純物領域１２の表面側には、高融点金属、例えばチタ
ン（Ｔｉ）とシリコンとが化合したＴｉシリサイド層１
３が設けられる。そして、このＴｉシリサイド層１３を
被うようにして不純物領域１２に沿って多結晶シリコン
層１４が積層される。この多結晶シリコン層１４につい
ては、金属間化合物層１３を保護し、且つ不純物領域１
２の抵抗値を下げるためのもので、リン（Ｐ）等のＮ型
不純物が導入されている。そして、この多結晶シリコン
層１４の表面及び、不純物領域１２を除くシリコン基板
１１の表面にゲート絶縁膜１５が形成され、このゲート
絶縁膜１５上にワード線となる複数のゲート電極１６
が、不純物領域１２と交差する方向に互いに並行に配列
される。従って、図８の場合と同様に、隣り合う一対の
不純物領域１２とゲート電極１６とによりＭＯＳトラン
ジスタが形成され、このＭＯＳトランジスタがメモリセ
ルを構成する。また、このＭＯＳトランジスタのゲート
領域には、書き込みデータに対応し、選択的にＰ型の高
濃度不純物領域１７が形成される。ここで、データの書
き込み及び読み出しについては、図９と同一であり、説
明を省略する。
セル部分の断面図である。Ｐ型のシリコン基板１１の表
面部分には、ビット線となる複数のＮ型の不純物領域１
２が一定の間隔をおいて互いに並行に配列される。この
不純物領域１２の表面側には、高融点金属、例えばチタ
ン（Ｔｉ）とシリコンとが化合したＴｉシリサイド層１
３が設けられる。そして、このＴｉシリサイド層１３を
被うようにして不純物領域１２に沿って多結晶シリコン
層１４が積層される。この多結晶シリコン層１４につい
ては、金属間化合物層１３を保護し、且つ不純物領域１
２の抵抗値を下げるためのもので、リン（Ｐ）等のＮ型
不純物が導入されている。そして、この多結晶シリコン
層１４の表面及び、不純物領域１２を除くシリコン基板
１１の表面にゲート絶縁膜１５が形成され、このゲート
絶縁膜１５上にワード線となる複数のゲート電極１６
が、不純物領域１２と交差する方向に互いに並行に配列
される。従って、図８の場合と同様に、隣り合う一対の
不純物領域１２とゲート電極１６とによりＭＯＳトラン
ジスタが形成され、このＭＯＳトランジスタがメモリセ
ルを構成する。また、このＭＯＳトランジスタのゲート
領域には、書き込みデータに対応し、選択的にＰ型の高
濃度不純物領域１７が形成される。ここで、データの書
き込み及び読み出しについては、図９と同一であり、説
明を省略する。
【００１０】従って、ビット線となる不純物領域１２の
抵抗値は、金属間化合物層１３及び多結晶シリコン層１
４により大幅に引き下げられる。図２乃至図７は、本発
明のメモリ装置の製造方法を説明する工程順の断面図で
ある。この図において、図１と同一部分には、同一符号
が付してある。まず、図２に示すように、シリコン基板
１１上に薄い酸化膜２１を成長させ、この酸化膜２１上
に塗布ガラス（ＳＯＧ）膜２２を積層した後、不純物領
域１２を形成すべき領域に対応するように酸化膜２１及
びＳＯＧ膜２２をエッチングにより除去して開口部２３
を形成する。この開口部２３を形成した後、図３に示す
ように、Ｎ型の不純物としてヒ素イオン（例えば、濃度
５×１０15／ｃｍ2）を注入し、Ｎ型の不純物領域１２
を形成する。
抵抗値は、金属間化合物層１３及び多結晶シリコン層１
４により大幅に引き下げられる。図２乃至図７は、本発
明のメモリ装置の製造方法を説明する工程順の断面図で
ある。この図において、図１と同一部分には、同一符号
が付してある。まず、図２に示すように、シリコン基板
１１上に薄い酸化膜２１を成長させ、この酸化膜２１上
に塗布ガラス（ＳＯＧ）膜２２を積層した後、不純物領
域１２を形成すべき領域に対応するように酸化膜２１及
びＳＯＧ膜２２をエッチングにより除去して開口部２３
を形成する。この開口部２３を形成した後、図３に示す
ように、Ｎ型の不純物としてヒ素イオン（例えば、濃度
５×１０15／ｃｍ2）を注入し、Ｎ型の不純物領域１２
を形成する。
【００１１】続いて、図４に示すように、チタン（Ｔ
ｉ）膜２４をシリコン基板１１の全面を被うように積層
し、Ｔｉ膜２４をシリコン基板１１とが接する部分でシ
リコンに化合させてＴｉシリサイド層１３を形成する。
シリコン基板１１に対してＴｉ膜２４が化合した後、未
反応のＴｉ膜２４を過酸化水素水によるエッチングで除
去する。このとき、シリコン基板１１上の不純物領域１
２以外の領域は、酸化膜２１及びＳＯＧ膜２２により保
護されているため、Ｔｉ膜２４と反応しない。
ｉ）膜２４をシリコン基板１１の全面を被うように積層
し、Ｔｉ膜２４をシリコン基板１１とが接する部分でシ
リコンに化合させてＴｉシリサイド層１３を形成する。
シリコン基板１１に対してＴｉ膜２４が化合した後、未
反応のＴｉ膜２４を過酸化水素水によるエッチングで除
去する。このとき、シリコン基板１１上の不純物領域１
２以外の領域は、酸化膜２１及びＳＯＧ膜２２により保
護されているため、Ｔｉ膜２４と反応しない。
【００１２】次に、図５に示すように、多結晶シリコン
層２５を積層し、さらにレジスト２６を塗布した後、図
６に示すように、ＳＯＧ膜２２が露出するまでエッチバ
ックを行い、ＳＯＧ膜２２上にある多結晶シリコン層２
５を除去する。このとき、レジスト２６と多結晶シリコ
ン層２５とのエッチングレートは、同一とする。ＳＯＧ
膜２２を露出させた後には、フッ酸系のエッチング液を
用いてＳＯＧ膜２２及び酸化膜２１を除去する。
層２５を積層し、さらにレジスト２６を塗布した後、図
６に示すように、ＳＯＧ膜２２が露出するまでエッチバ
ックを行い、ＳＯＧ膜２２上にある多結晶シリコン層２
５を除去する。このとき、レジスト２６と多結晶シリコ
ン層２５とのエッチングレートは、同一とする。ＳＯＧ
膜２２を露出させた後には、フッ酸系のエッチング液を
用いてＳＯＧ膜２２及び酸化膜２１を除去する。
【００１３】そして、図７に示すように、不純物領域１
２上に残された多結晶シリコン層２５の表面と、不純物
領域１２を除いたシリコン基板１１の表面とを熱酸化
し、ゲート絶縁膜１５を形成し、続いて、多結晶シリコ
ンからなるゲート電極１６をゲート絶縁膜１５上に形成
する。ゲート絶縁膜１５を形成する際の加熱処理では、
不純物領域１２のＴｉシリサイド層１３が多結晶シリコ
ン層１４により保護されるため、酸化することはなく、
耐圧の低下を防止できる。この後、書き込みデータに対
応する領域に選択的にＰ型の不純物、例えばボロン
（Ｂ）イオンがゲート電極１６及びゲート酸化膜１５を
介して注入され、高濃度不純物領域１７が形成される。
この書き込みデータの設定のためのイオン注入について
は、ゲート電極１６を形成する前の段階でもよいが、特
定用途のマスクＲＯＭにおいては、データの書き込み工
程を可能な限り後の工程とした方が好ましいため、通常
は、ゲート電極１６の形成後に行われる。
２上に残された多結晶シリコン層２５の表面と、不純物
領域１２を除いたシリコン基板１１の表面とを熱酸化
し、ゲート絶縁膜１５を形成し、続いて、多結晶シリコ
ンからなるゲート電極１６をゲート絶縁膜１５上に形成
する。ゲート絶縁膜１５を形成する際の加熱処理では、
不純物領域１２のＴｉシリサイド層１３が多結晶シリコ
ン層１４により保護されるため、酸化することはなく、
耐圧の低下を防止できる。この後、書き込みデータに対
応する領域に選択的にＰ型の不純物、例えばボロン
（Ｂ）イオンがゲート電極１６及びゲート酸化膜１５を
介して注入され、高濃度不純物領域１７が形成される。
この書き込みデータの設定のためのイオン注入について
は、ゲート電極１６を形成する前の段階でもよいが、特
定用途のマスクＲＯＭにおいては、データの書き込み工
程を可能な限り後の工程とした方が好ましいため、通常
は、ゲート電極１６の形成後に行われる。
【００１４】以上の製造方法によると、シリコン基板１
１の不純物領域１２の幅を広くすることなく抵抗値を下
げることができる。出願人らの測定によると、従来シー
ト抵抗が、３０Ω／□であったのを、４Ω／□程度まで
下げることができた。
１の不純物領域１２の幅を広くすることなく抵抗値を下
げることができる。出願人らの測定によると、従来シー
ト抵抗が、３０Ω／□であったのを、４Ω／□程度まで
下げることができた。
【００１５】
【発明の効果】本発明によれば、メモリセルのサイズを
大きくすることなくビット線の抵抗値を下げることがで
きるため、高集積化に適すると共に、高速動作に対応で
きるメモリ装置を実現できる。
大きくすることなくビット線の抵抗値を下げることがで
きるため、高集積化に適すると共に、高速動作に対応で
きるメモリ装置を実現できる。
【図１】本発明の半導体メモリ装置の断面図である。
【図２】本発明の半導体メモリ装置の第１の製造工程を
示す断面図である。
示す断面図である。
【図３】本発明の半導体メモリ装置の第２の製造工程を
示す断面図である。
示す断面図である。
【図４】本発明の半導体メモリ装置の第３の製造工程を
示す断面図である。
示す断面図である。
【図５】本発明の半導体メモリ装置の第４の製造工程を
示す断面図である。
示す断面図である。
【図６】本発明の半導体メモリ装置の第５の製造工程を
示す断面図である。
示す断面図である。
【図７】本発明の半導体メモリ装置の第６の製造工程を
示す断面図である。
示す断面図である。
【図８】従来の半導体メモリ装置の平面図である。
【図９】従来の半導体メモリ装置の断面図である。
１、１１ シリコン基板 ２、１２ 不純物領域 ３、１５ ゲート絶縁膜 ４、１６ ゲート電極 ５ ＭＯＳトランジスタ ６、１７ 高濃度不純物領域 １３ Ｔｉシリサイド層 １４、２５ 多結晶シリコン層 ２１ 酸化膜 ２２ ＳＯＧ膜 ２３ 開口部 ２４ Ｔｉ膜 ２６ レジスト
Claims (3)
- 【請求項１】 一導電型の半導体基板と、この半導体基
板の表面近傍に互いに並行に配列される複数の逆導電型
の不純物領域と、この不純物拡散領域の間の特定領域に
選択的に形成される一導電型の高濃度不純物領域と、上
記半導体基板の一主面上で上記不純物領域及び上記高濃
度不純物領域を被うゲート絶縁膜と、このゲート絶縁膜
上に上記複数の不純物領域と交差して互いに並行に配列
される複数のゲート電極と、を備え、上記複数の不純物
領域は、表面側に上記半導体基板が金属元素と化合した
金属間化合物層を含むことを特徴とする半導体メモリ装
置。 - 【請求項２】 上記半導体基板の表面に上記不純物領域
に沿って配置され、上記不純物領域の金属間化合物層に
結合される導電体層を有することを特徴とする請求項１
記載の半導体メモリ装置。 - 【請求項３】 一導電型の半導体基板上に絶縁膜を形成
し、この絶縁膜を一定の間隔をおいて選択的に除去する
工程と、上記絶縁膜が除去された開口部から上記半導体
基板に逆導電型の不純物イオンを注入して上記半導体基
板の表面近傍に逆導電型の不純物領域を形成する工程
と、少なくとも上記絶縁膜の開口部を被うように上記半
導体基板と化合する金属層を積層し、この金属層を上記
不純物領域の半導体基板に化合させる工程と、上記金属
層を除去した後、少なくとも上記絶縁膜の開口部を被う
ように導体層を形成する工程と、上記絶縁膜上の導体層
を除去して上記絶縁膜を露出した後、この導体層を残し
て上記絶縁膜を除去する工程と、上記半導体基板及び残
された導体層の表面を被うようにゲート絶縁膜を形成
し、このゲート絶縁膜上に上記不純物領域と交差するゲ
ート電極を形成する工程と、を有することを特徴とする
半導体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4136911A JPH05335523A (ja) | 1992-05-28 | 1992-05-28 | 半導体メモリ装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4136911A JPH05335523A (ja) | 1992-05-28 | 1992-05-28 | 半導体メモリ装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335523A true JPH05335523A (ja) | 1993-12-17 |
Family
ID=15186459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4136911A Pending JPH05335523A (ja) | 1992-05-28 | 1992-05-28 | 半導体メモリ装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335523A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001024258A1 (de) * | 1999-09-28 | 2001-04-05 | Infineon Technologies Ag | Verfahren zur herstellung von integrierten halbleiter-festwertspeichern - rom |
-
1992
- 1992-05-28 JP JP4136911A patent/JPH05335523A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001024258A1 (de) * | 1999-09-28 | 2001-04-05 | Infineon Technologies Ag | Verfahren zur herstellung von integrierten halbleiter-festwertspeichern - rom |
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