JPH0535521A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPH0535521A JPH0535521A JP3186755A JP18675591A JPH0535521A JP H0535521 A JPH0535521 A JP H0535521A JP 3186755 A JP3186755 A JP 3186755A JP 18675591 A JP18675591 A JP 18675591A JP H0535521 A JPH0535521 A JP H0535521A
- Authority
- JP
- Japan
- Prior art keywords
- input
- bus
- buffers
- signals
- output signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 41
- 238000010586 diagram Methods 0.000 description 5
- 238000007689 inspection Methods 0.000 description 2
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】集積回路の端子数増に伴ない、テスト時間が増
加する傾向にある為、テスト時間の短縮を行ない、集積
回路の検査コストアップを抑える。 【構成】入力バッファ１ａ０〜１ａ７の出力信号を全て
受けるナンドゲート１ｆと、オアゲート１ｉを備え、Ｃ
ＰＵからの制御信号ＴＳＴＨ及びＴＳＴＬで、アンドゲ
ート１ｆまたはオアゲート１ｉの出力を１本にして、内
部バス１ｅへ出力する。 【効果】１度に多数の入力バッファのテストが行なえる
為、テスト時間を短縮する事で、集積回路の検査コスト
アップを抑える効果がある。
加する傾向にある為、テスト時間の短縮を行ない、集積
回路の検査コストアップを抑える。 【構成】入力バッファ１ａ０〜１ａ７の出力信号を全て
受けるナンドゲート１ｆと、オアゲート１ｉを備え、Ｃ
ＰＵからの制御信号ＴＳＴＨ及びＴＳＴＬで、アンドゲ
ート１ｆまたはオアゲート１ｉの出力を１本にして、内
部バス１ｅへ出力する。 【効果】１度に多数の入力バッファのテストが行なえる
為、テスト時間を短縮する事で、集積回路の検査コスト
アップを抑える効果がある。
Description
【０００１】
【産業上の利用分野】本発明は入力回路に関し、特に集
積回路チップ上に設けられた入力バッファに関する。
積回路チップ上に設けられた入力バッファに関する。
【０００２】
【従来の技術】一般にマイクロコンピュータに内蔵され
た入力回路は、８端子毎に１グループ（ポート）を構成
し、データの入力は、ポート毎にデータの入力命令を実
行して行なわれる。
た入力回路は、８端子毎に１グループ（ポート）を構成
し、データの入力は、ポート毎にデータの入力命令を実
行して行なわれる。
【０００３】図３は、このような入力回路の従来例で１
ポート分を示してある。図３において、バッファ３ａ０
はデータ入力端子１０に入力された信号３ｂ０を受ける
入力バッファ、バッファ３ｃ０は入力バッファ３ａ０の
出力信号３ｄ０を受け、ＣＰＵ（図示せず）からのリー
ド信号ＲＤにより内部バス３ｅをドライブするバスバッ
ファで、同様な回路を各々データ入力端子数分（８個）
だけ有する。
ポート分を示してある。図３において、バッファ３ａ０
はデータ入力端子１０に入力された信号３ｂ０を受ける
入力バッファ、バッファ３ｃ０は入力バッファ３ａ０の
出力信号３ｄ０を受け、ＣＰＵ（図示せず）からのリー
ド信号ＲＤにより内部バス３ｅをドライブするバスバッ
ファで、同様な回路を各々データ入力端子数分（８個）
だけ有する。
【０００４】入力バッファ３ｏ０〜３ａ７のテストは、
データ入力端子Ｉ０〜Ｉ７に、ハイレベル又はロウレベ
ルの電圧を印加し、ＣＰＵはデータ入力端子のデータを
読み込む（リード）命令を実行し、リード信号ＲＤによ
り、内部バス３ｅを介してデータを読み込み入力レベル
の判定を行なう。
データ入力端子Ｉ０〜Ｉ７に、ハイレベル又はロウレベ
ルの電圧を印加し、ＣＰＵはデータ入力端子のデータを
読み込む（リード）命令を実行し、リード信号ＲＤによ
り、内部バス３ｅを介してデータを読み込み入力レベル
の判定を行なう。
【０００５】
【発明が解決しようとする課題】前述した従来の入力回
路では、入力バッファのテストを行なう場合、ポート毎
に入力命令を実行し、入力レベルの判定を行なう為、ポ
ートの数が増加した場合、テスト時間が長くなり、集積
回路の検査コストアップにつながるという欠点があっ
た。
路では、入力バッファのテストを行なう場合、ポート毎
に入力命令を実行し、入力レベルの判定を行なう為、ポ
ートの数が増加した場合、テスト時間が長くなり、集積
回路の検査コストアップにつながるという欠点があっ
た。
【０００６】本発明の目的は、前記欠点を解決し、短時
間で検査できるようにした入力回路を提供することにあ
る。
間で検査できるようにした入力回路を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明の入力回路の構成
は、データ入力端子を複数有し、前記データ入力端子に
それぞれ入力された信号を受ける入力バッファと、前記
入力バッファの全ての出力信号を受けるゲートとを備え
たことを特徴とする。
は、データ入力端子を複数有し、前記データ入力端子に
それぞれ入力された信号を受ける入力バッファと、前記
入力バッファの全ての出力信号を受けるゲートとを備え
たことを特徴とする。
【０００８】
【実施例】図１は本発明の一実施例の入力回路を示すブ
ロック図である。
ロック図である。
【０００９】図１において、本発明の一実施例の入力回
路は、データ入力端子１０に入力された信号１ｂ０を受
けると入力バッファ１ａ０と、入力バッファ１ａ０の出
力信号１ｄ０を受け、ＣＰＵからのリード信号ＲＤによ
り内部バス１ｅをドライブするバスバッファ１ｃ０とを
備え、このような回路を各々データ入力端子数分（８
個）だけ有する。
路は、データ入力端子１０に入力された信号１ｂ０を受
けると入力バッファ１ａ０と、入力バッファ１ａ０の出
力信号１ｄ０を受け、ＣＰＵからのリード信号ＲＤによ
り内部バス１ｅをドライブするバスバッファ１ｃ０とを
備え、このような回路を各々データ入力端子数分（８
個）だけ有する。
【００１０】さらに、入力バッファ１ａ０〜７の出力信
号１ｄ０〜７を受けるアンドゲート１ｆ，アンドゲート
１ｆの出力信号１ｈを受けＣＰＵからの制御信号ＴＳＴ
Ｈにより内部バス１ｅをドライブするバスバッファ１
ｇ，入力バッファ１ａ０〜７の出力信号１ｄ０〜７を受
けるオアゲート１ｉ，オアゲート１ｉの出力信号１ｋを
受けＣＰＵからの制御信号ＴＳＴＬにより内部バス１ｅ
をドライブするバスバッファ１ｊ，とが示されている。
ここで、バスバッファ１ｇとバスバッファ１ｊは、制御
信号ＴＳＴＨ及びＴＳＴＬで一方のみを選択すること
で、内部バス１ｅへの出力信号数を一本にできる。
号１ｄ０〜７を受けるアンドゲート１ｆ，アンドゲート
１ｆの出力信号１ｈを受けＣＰＵからの制御信号ＴＳＴ
Ｈにより内部バス１ｅをドライブするバスバッファ１
ｇ，入力バッファ１ａ０〜７の出力信号１ｄ０〜７を受
けるオアゲート１ｉ，オアゲート１ｉの出力信号１ｋを
受けＣＰＵからの制御信号ＴＳＴＬにより内部バス１ｅ
をドライブするバスバッファ１ｊ，とが示されている。
ここで、バスバッファ１ｇとバスバッファ１ｊは、制御
信号ＴＳＴＨ及びＴＳＴＬで一方のみを選択すること
で、内部バス１ｅへの出力信号数を一本にできる。
【００１１】入力バッファのテストは、データ入力端子
Ｉ０〜７に、ハイレベルを印加し、全ての入力バッファ
１ａ０〜７の出力信号１ａ０〜７がハイとなると、アン
ドゲート１ｆの出力信号１ｈはハイとなり、バスバッフ
ァ１ｇの出力もハイとなる。又、データ入力端子Ｉ０〜
７に、ロウレベルを印加し、全ての入力バッファ１ａ０
〜７の出力信号１ｄ０〜７がロウとなると、オアゲート
１ｉの出力信号１ｋはロウとなり、バスバッファ１ｊの
出力もロウとなる。ＣＰＵは、内部バス１ｅのデータを
読み込み入力レベルの判定を行なう。
Ｉ０〜７に、ハイレベルを印加し、全ての入力バッファ
１ａ０〜７の出力信号１ａ０〜７がハイとなると、アン
ドゲート１ｆの出力信号１ｈはハイとなり、バスバッフ
ァ１ｇの出力もハイとなる。又、データ入力端子Ｉ０〜
７に、ロウレベルを印加し、全ての入力バッファ１ａ０
〜７の出力信号１ｄ０〜７がロウとなると、オアゲート
１ｉの出力信号１ｋはロウとなり、バスバッファ１ｊの
出力もロウとなる。ＣＰＵは、内部バス１ｅのデータを
読み込み入力レベルの判定を行なう。
【００１２】図２は図１の８個のポートをテストすると
きのブロック図で、ポート２ａ０〜７はいずれも図１に
示した入力回路と同一である。
きのブロック図で、ポート２ａ０〜７はいずれも図１に
示した入力回路と同一である。
【００１３】図２において、制御信号ＴＳＴＨ及びＴＳ
ＴＬにより選択されるポート２ａ０のバスバッファの出
力信号を内部バス２ｂのビット０へ接続し、ポート２ａ
１（図示せず）のバスバッファの出力信号を内部バス２
ｂのビット１へと順次接続する。制御信号ＴＳＴＨ又は
ＴＳＴＬで選択されたバスバッファの出力は内部バス２
ｂを介してＣＰＵに送られ、ＣＰＵは内部バス２ｂの８
ビット分のデータを判定すると、同時に６４個の入力バ
ッファのテストを行なった事になる。
ＴＬにより選択されるポート２ａ０のバスバッファの出
力信号を内部バス２ｂのビット０へ接続し、ポート２ａ
１（図示せず）のバスバッファの出力信号を内部バス２
ｂのビット１へと順次接続する。制御信号ＴＳＴＨ又は
ＴＳＴＬで選択されたバスバッファの出力は内部バス２
ｂを介してＣＰＵに送られ、ＣＰＵは内部バス２ｂの８
ビット分のデータを判定すると、同時に６４個の入力バ
ッファのテストを行なった事になる。
【００１４】
【発明の効果】以上説明したように、本発明は、わずか
なゲートを付加する事で、一度に多数の入力バッファの
テストを行なえるため、ポートの数が増加してもテスト
時間を短縮することで、集積回路の検査コストアップを
抑える効果がある。
なゲートを付加する事で、一度に多数の入力バッファの
テストを行なえるため、ポートの数が増加してもテスト
時間を短縮することで、集積回路の検査コストアップを
抑える効果がある。
【図１】本発明の一実施例の１ポート分の入力回路のブ
ロック図である。
ロック図である。
【図２】図１の８ポート分の入力回路のブロック図であ
る。
る。
【図３】従来の入力回路のブロック図である。
【符号の説明】 Ｉ０〜Ｉ７，Ｉ００〜Ｉ０７，Ｉ７０〜Ｉ７７ 入力
端子 １ａ０〜１ａ７，３ａ０〜３ａ７ 入力バッファ １ｃ０〜１ｃ７，３ｃ０〜３ｃ７，１ｇ，１ｊ バス
バッファ １ｅ，２ｂ，３ｅ 内部バス １ｆ アンドゲート １ｉ オアゲート ２ａ０〜２ａ７ ポート ＲＤ，ＲＤ０，〜ＲＤ７，ＴＳＴＨ，ＴＳＴＬ 制御
信号
端子 １ａ０〜１ａ７，３ａ０〜３ａ７ 入力バッファ １ｃ０〜１ｃ７，３ｃ０〜３ｃ７，１ｇ，１ｊ バス
バッファ １ｅ，２ｂ，３ｅ 内部バス １ｆ アンドゲート １ｉ オアゲート ２ａ０〜２ａ７ ポート ＲＤ，ＲＤ０，〜ＲＤ７，ＴＳＴＨ，ＴＳＴＬ 制御
信号
Claims (1)
- 【特許請求の範囲】 【請求項１】 複数のデータ入力端子と、前記データ入
力端子にそれぞれ入力された信号を受ける入力バッファ
と、前記入力バッファの全ての出力信号を受けるゲート
とを備えた事を特徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186755A JPH0535521A (ja) | 1991-07-26 | 1991-07-26 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186755A JPH0535521A (ja) | 1991-07-26 | 1991-07-26 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0535521A true JPH0535521A (ja) | 1993-02-12 |
Family
ID=16194074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3186755A Pending JPH0535521A (ja) | 1991-07-26 | 1991-07-26 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0535521A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006118995A (ja) * | 2004-10-21 | 2006-05-11 | Oki Electric Ind Co Ltd | 半導体集積回路 |
-
1991
- 1991-07-26 JP JP3186755A patent/JPH0535521A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006118995A (ja) * | 2004-10-21 | 2006-05-11 | Oki Electric Ind Co Ltd | 半導体集積回路 |
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