JPH053593B2 - - Google Patents
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- JPH053593B2 JPH053593B2 JP60106723A JP10672385A JPH053593B2 JP H053593 B2 JPH053593 B2 JP H053593B2 JP 60106723 A JP60106723 A JP 60106723A JP 10672385 A JP10672385 A JP 10672385A JP H053593 B2 JPH053593 B2 JP H053593B2
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は電子楽器における押鍵時に、容易にデ
イジタル処理され、正確なタツチスピードを検出
できる装置に関する。
イジタル処理され、正確なタツチスピードを検出
できる装置に関する。
［従来の技術］
電子楽器では押鍵の速度（または押鍵の圧力と
考えても良い）を検出して音量・音色を制御する
ためのタツチレスポンス機能を具備するようにな
つた。
考えても良い）を検出して音量・音色を制御する
ためのタツチレスポンス機能を具備するようにな
つた。
従来の電子楽器では、押鍵・離鍵に対応して楽
音発生を制御するキーオン信号用のスチツチと、
前記タツチレスポンス用に押鍵速度検出信号を得
るキースイツチとのスイツチ２個を、１つの鍵に
対応して設けていた。この装置では構成が複雑・
大型化になる欠点があつた。
音発生を制御するキーオン信号用のスチツチと、
前記タツチレスポンス用に押鍵速度検出信号を得
るキースイツチとのスイツチ２個を、１つの鍵に
対応して設けていた。この装置では構成が複雑・
大型化になる欠点があつた。
そのため各鍵に唯１個のキースイツチを設ける
試みがなされた。第５図はその例で特開昭55−
79495号公報に記載されている回路を簡略化して
示したものである。第５図において１１，１２…
…１ｎは各キースイツチで図示しない鍵に対応し
て設けられたもの、２１は電圧Vccの印加端子、
２２は電圧1/4Vccの印加端子、２３は電圧3/4・
Vccの印加端子、３１，３２……３ｎは各抵抗値
Ｒの抵抗素子、４１，４２……４ｎは演算増幅
器、５１は排他的論理和回路を示している。キー
スイツチ１１の切換接点１１ｃは押鍵されていな
いときに第１接点１１ａと、完全に押鍵されたと
きに第２接点１１ｂと接触する。押鍵しつつある
とき、切換接点１１ｃは第１・第２の両接点の何
れにも接触していない。第１接点１１ａは電圧
Vccの印加端子２１と接続され、第２接点１１ｂ
は接地されている。また演算増幅器４１，４２は
各入力端子の一方が共通に切換接点１１ｃと、他
方が電圧印加端子２２，２３と接続されている。
したがつて演算増幅器４１，４２の各出力Ｓ１
１，Ｓ１２および排他的論理和回路５１の出力Ｓ
１３について押鍵操作に伴う切換接点の電位変化
との関係は、第６図のタイムチヤートに示すよう
になる。時刻Ｔ０から離鍵状態が続き、時刻Ｔ１
において押鍵が開始されたとする。切換接点１１
ｃの電位は今までVccであつたが、1/2Vccと急
変する。即ち接点１１ｃは第１・第２接点の何れ
にも接触してないから、抵抗値Ｒを有する抵抗３
１，３２によりVccを分圧した1/2Vccの値とな
る。演算増幅器４１の出力Ｓ１１は“Ｈ”から
“Ｌ”に変化する。時刻Ｔ２において切換接点１
１ｃは第２接点１１ｂと接触し、電位は接地電位
となる。演算増幅器４２の出力Ｓ１２は“Ｈ”か
ら“Ｌ”に変化する。そのため排他的論理和回路
５１の出力Ｓ１３は時刻Ｔ１〜Ｔ２間においての
み “Ｌ”から“Ｈ”となる。即ち押鍵操作に伴う切
換接点の電位変化はキースイツチ１１の接触片自
体が第１・第２接点の両者に接触してない状態に
あることを検出しているから、この時間の長さが
押鍵速度に対応することとなる。
試みがなされた。第５図はその例で特開昭55−
79495号公報に記載されている回路を簡略化して
示したものである。第５図において１１，１２…
…１ｎは各キースイツチで図示しない鍵に対応し
て設けられたもの、２１は電圧Vccの印加端子、
２２は電圧1/4Vccの印加端子、２３は電圧3/4・
Vccの印加端子、３１，３２……３ｎは各抵抗値
Ｒの抵抗素子、４１，４２……４ｎは演算増幅
器、５１は排他的論理和回路を示している。キー
スイツチ１１の切換接点１１ｃは押鍵されていな
いときに第１接点１１ａと、完全に押鍵されたと
きに第２接点１１ｂと接触する。押鍵しつつある
とき、切換接点１１ｃは第１・第２の両接点の何
れにも接触していない。第１接点１１ａは電圧
Vccの印加端子２１と接続され、第２接点１１ｂ
は接地されている。また演算増幅器４１，４２は
各入力端子の一方が共通に切換接点１１ｃと、他
方が電圧印加端子２２，２３と接続されている。
したがつて演算増幅器４１，４２の各出力Ｓ１
１，Ｓ１２および排他的論理和回路５１の出力Ｓ
１３について押鍵操作に伴う切換接点の電位変化
との関係は、第６図のタイムチヤートに示すよう
になる。時刻Ｔ０から離鍵状態が続き、時刻Ｔ１
において押鍵が開始されたとする。切換接点１１
ｃの電位は今までVccであつたが、1/2Vccと急
変する。即ち接点１１ｃは第１・第２接点の何れ
にも接触してないから、抵抗値Ｒを有する抵抗３
１，３２によりVccを分圧した1/2Vccの値とな
る。演算増幅器４１の出力Ｓ１１は“Ｈ”から
“Ｌ”に変化する。時刻Ｔ２において切換接点１
１ｃは第２接点１１ｂと接触し、電位は接地電位
となる。演算増幅器４２の出力Ｓ１２は“Ｈ”か
ら“Ｌ”に変化する。そのため排他的論理和回路
５１の出力Ｓ１３は時刻Ｔ１〜Ｔ２間においての
み “Ｌ”から“Ｈ”となる。即ち押鍵操作に伴う切
換接点の電位変化はキースイツチ１１の接触片自
体が第１・第２接点の両者に接触してない状態に
あることを検出しているから、この時間の長さが
押鍵速度に対応することとなる。
なお、離鍵するときは、時刻Ｔ３を離鍵開始
時、時刻Ｔ４を離鍵終了時とすれば、前述と同様
にＴ３〜Ｔ４間が離鍵操作時間となる。そのため
離鍵速度を検出する必要のあるときはＴ３〜Ｔ４
間を計測する。
時、時刻Ｔ４を離鍵終了時とすれば、前述と同様
にＴ３〜Ｔ４間が離鍵操作時間となる。そのため
離鍵速度を検出する必要のあるときはＴ３〜Ｔ４
間を計測する。
［発明が解決しようとする問題点］
第５図の回路構成では、電圧変化を求めるため
の演算増幅器を２個使用し、多値信号の処理を行
う必要がある。またキースイツチとして、近年急
速に利用度が増したゴム接点スイツチを使用する
と、その接触抵抗に数十Ω〜1kΩ程度のばらつ
きがあり、多値信号をコンパレートする回路で
は、正確なスピード値を検出することが困難であ
る。
の演算増幅器を２個使用し、多値信号の処理を行
う必要がある。またキースイツチとして、近年急
速に利用度が増したゴム接点スイツチを使用する
と、その接触抵抗に数十Ω〜1kΩ程度のばらつ
きがあり、多値信号をコンパレートする回路で
は、正確なスピード値を検出することが困難であ
る。
本発明の目的は前述の欠点を改善し、簡易な構
成で押鍵操作に伴うキースイツチの切換接点の信
号変化を的確に捕らえることのできるタツチスピ
ード検出装置を提供することにある。
成で押鍵操作に伴うキースイツチの切換接点の信
号変化を的確に捕らえることのできるタツチスピ
ード検出装置を提供することにある。
［問題点を解決するための手段］
前述の問題点を解決するため、本発明の採用し
た手段は、電子楽器の鍵に対応して各１個設けら
れ切換接点と第１・第２接点を具備するキースイ
ツチと、該キースイツチの切換接点と接続された
クロツク源とパルス計数器とを具備し、 前記切換接点と比較し第１・第２接点は、接地電
位に対して低インピーダンスで且つ互いに異なる
電位に接続され、各鍵操作に対応して前記切換接
点が第１・第２接点の何れか一方への接触状態か
ら他方への接触状態へ切換えられ、前記接点の切
換時におけるパルス計数器出力を検出してタツチ
スピードとすることである。
た手段は、電子楽器の鍵に対応して各１個設けら
れ切換接点と第１・第２接点を具備するキースイ
ツチと、該キースイツチの切換接点と接続された
クロツク源とパルス計数器とを具備し、 前記切換接点と比較し第１・第２接点は、接地電
位に対して低インピーダンスで且つ互いに異なる
電位に接続され、各鍵操作に対応して前記切換接
点が第１・第２接点の何れか一方への接触状態か
ら他方への接触状態へ切換えられ、前記接点の切
換時におけるパルス計数器出力を検出してタツチ
スピードとすることである。
［作用］
離鍵状態ではクロツク源からのクロツクが第１
接点を介して低インピーダンス側に接地され、パ
ルス計数器には到達しない。また押鍵が完全にさ
れているときも、第２接点は直流電源に接続され
ていて、クロツクがパルス計数器に到達しない。
押鍵開始から完了までの時間だけ、クロツクを計
数することができるから、タツチスピードはパル
ス数に反比例させてデイジタル処理で求めること
ができる。
接点を介して低インピーダンス側に接地され、パ
ルス計数器には到達しない。また押鍵が完全にさ
れているときも、第２接点は直流電源に接続され
ていて、クロツクがパルス計数器に到達しない。
押鍵開始から完了までの時間だけ、クロツクを計
数することができるから、タツチスピードはパル
ス数に反比例させてデイジタル処理で求めること
ができる。
［実施例］
第１図は本発明の実施例の構成を示す図であ
る。第１図において１１，１２……１ｎは各キー
スイツチで図示しない電子楽器の鍵に対応して設
けられたもの、２１は電圧Vccの印加端子例えば
＋5Vの集積回路電圧端子とする。１１ｃは切換
接点で、第１接点１１ａは離鍵のとき切換接点１
１ｃと接触し、且つ接地電位にある。第２接点１
１ｂは電圧Vccの印加端子２１と接続するから、
接地点に対し低インピーダンスとなつている。キ
ースイツチ１２，１２……１ｎの各第２接点も、
同様に電圧端子２１と接続する。切換接点１１ｃ
は押鍵操作により１１ａとの接触が離れ、押鍵操
作が終了したとき第２接点１１ｂと接触する。６
はパルス発振器で例えば1MHzの繰り返し周波数
を有するもの、７は分周器でその1/2分周の出力
端子から数百Hzのクロツクを得るものを示す。５
２，５３……５ｎは論理演算回路で通常使用する
記号形式でアンド回路、オア回路とする。６１，
６２……６ｎは切換接点への接続抵抗、７１，７
２……７ｎはバツフア回路を示す。８１，８２…
…８ｎはラツチ回路を構成するＤ型フリツプフロ
ツプ、９１はパルス計数器、９２はパルス計数器
出力ラツチ回路を示す。
る。第１図において１１，１２……１ｎは各キー
スイツチで図示しない電子楽器の鍵に対応して設
けられたもの、２１は電圧Vccの印加端子例えば
＋5Vの集積回路電圧端子とする。１１ｃは切換
接点で、第１接点１１ａは離鍵のとき切換接点１
１ｃと接触し、且つ接地電位にある。第２接点１
１ｂは電圧Vccの印加端子２１と接続するから、
接地点に対し低インピーダンスとなつている。キ
ースイツチ１２，１２……１ｎの各第２接点も、
同様に電圧端子２１と接続する。切換接点１１ｃ
は押鍵操作により１１ａとの接触が離れ、押鍵操
作が終了したとき第２接点１１ｂと接触する。６
はパルス発振器で例えば1MHzの繰り返し周波数
を有するもの、７は分周器でその1/2分周の出力
端子から数百Hzのクロツクを得るものを示す。５
２，５３……５ｎは論理演算回路で通常使用する
記号形式でアンド回路、オア回路とする。６１，
６２……６ｎは切換接点への接続抵抗、７１，７
２……７ｎはバツフア回路を示す。８１，８２…
…８ｎはラツチ回路を構成するＤ型フリツプフロ
ツプ、９１はパルス計数器、９２はパルス計数器
出力ラツチ回路を示す。
各素子の動作について第２図のタイムチヤート
により説明する。キースイツチ１１，１２……は
離鍵時Ｔ０に、第１接点１１ａと接触し、切換接
点１１ｃは接地電位にあるから、“Ｌ”レベルで
ある。発振器６と分周器７の出力をそれぞれφ1、
φ2とし、φ2は分周器７が１／２分周した出力と
する。切換接点１１ｃの電位が接地となつている
から、クロツクφ2はラツチ回路８１の方へ流れ
て行かない。時刻Ｔ１において押鍵を開始したと
き、切換接点１１ｃの切換バーが公知の態様で第
１接点１１ａから離れ、第２接点１１ｂの方向に
移動する。時刻Ｔ２において押鍵が終了するとす
れば、このとき切換レバーが第２接点１１ｂと接
触する。そのため切換接点１１ｃが第１接点１１
ａ・第２接点１１ｂの何れにも接触しない間（Ｔ
１〜Ｔ２の間）は切換接点１１ｃの対地インピー
ダンスが高くなり、切換接点１１ｃはクロツク
φ2による電位変化を起こすようになる。そのた
めクロツクφ2はラツチ回路８１に印加される。
このとき接続抵抗６１の値は下記のように設定す
る。即ちラツチ回路８１の入力インピーダンスの
１／１０かそれ以下で、且つ切換接点と第１接点また
は第２接点間の接触抵抗と比較し10倍かそれ以上
の値とする。これはクロツク信号のレベルが後述
の動作に影響を与えないようにするためである。
なおクロツクパルス計数については後述する。
により説明する。キースイツチ１１，１２……は
離鍵時Ｔ０に、第１接点１１ａと接触し、切換接
点１１ｃは接地電位にあるから、“Ｌ”レベルで
ある。発振器６と分周器７の出力をそれぞれφ1、
φ2とし、φ2は分周器７が１／２分周した出力と
する。切換接点１１ｃの電位が接地となつている
から、クロツクφ2はラツチ回路８１の方へ流れ
て行かない。時刻Ｔ１において押鍵を開始したと
き、切換接点１１ｃの切換バーが公知の態様で第
１接点１１ａから離れ、第２接点１１ｂの方向に
移動する。時刻Ｔ２において押鍵が終了するとす
れば、このとき切換レバーが第２接点１１ｂと接
触する。そのため切換接点１１ｃが第１接点１１
ａ・第２接点１１ｂの何れにも接触しない間（Ｔ
１〜Ｔ２の間）は切換接点１１ｃの対地インピー
ダンスが高くなり、切換接点１１ｃはクロツク
φ2による電位変化を起こすようになる。そのた
めクロツクφ2はラツチ回路８１に印加される。
このとき接続抵抗６１の値は下記のように設定す
る。即ちラツチ回路８１の入力インピーダンスの
１／１０かそれ以下で、且つ切換接点と第１接点また
は第２接点間の接触抵抗と比較し10倍かそれ以上
の値とする。これはクロツク信号のレベルが後述
の動作に影響を与えないようにするためである。
なおクロツクパルス計数については後述する。
切換接点１１ｃが押鍵完了のとき（時刻Ｔ２以
後）は交流的に低インピーダンス側に接続され、
クロツクによる電位変化を起こらない。そして切
換接点１１ｃが離鍵操作に移る時刻Ｔ３以後は、
離鍵操作に移る時刻以後は離鍵が完了する時刻Ｔ
４までの間はクロツクを計数するのみで、タツチ
スピード検出の動作はしない。
後）は交流的に低インピーダンス側に接続され、
クロツクによる電位変化を起こらない。そして切
換接点１１ｃが離鍵操作に移る時刻Ｔ３以後は、
離鍵操作に移る時刻以後は離鍵が完了する時刻Ｔ
４までの間はクロツクを計数するのみで、タツチ
スピード検出の動作はしない。
次にクロツクパルス計数について説明する。切
換接点１１ｃにおけるクロツクがラツチ回路８１
に印加されるときを信号KY１０、ラツチ回路８
１の出力即ちラツチ回路８２の入力を信号KY１
１、ラツチ回路８２の出力を信号KY１２とす
る。信号KY１１，KY１２をオア回路５３で論
理演算してその結果をKF１とする。またKF１，
KY１１，KY１２をアンド回路５２で論理演算
してその結果をKN１と表す。ラツチ回路８１，
８２の各クロツク入力端子CKには発振器６の出
力φ1をそのまま入力しているため、ラツチ回路
８１の出力であるKY１１の信号は第２図に示す
ように得られる。KY１２の信号はラツチ回路８
２の出力として得られるから、KY１１はKY１
０と比較しクロツクφ1だけ遅れ、更にKY１２は
KY１１よりφ1だけ遅れている。パルス計数器９
１ではクロツクCK端子にKY１２信号を入力さ
せ、その立上りのタイミングで計数させている。
リセツトはKF１が“Ｌ”に落ちるときに行うよ
うにＲ端子に入力させる。
換接点１１ｃにおけるクロツクがラツチ回路８１
に印加されるときを信号KY１０、ラツチ回路８
１の出力即ちラツチ回路８２の入力を信号KY１
１、ラツチ回路８２の出力を信号KY１２とす
る。信号KY１１，KY１２をオア回路５３で論
理演算してその結果をKF１とする。またKF１，
KY１１，KY１２をアンド回路５２で論理演算
してその結果をKN１と表す。ラツチ回路８１，
８２の各クロツク入力端子CKには発振器６の出
力φ1をそのまま入力しているため、ラツチ回路
８１の出力であるKY１１の信号は第２図に示す
ように得られる。KY１２の信号はラツチ回路８
２の出力として得られるから、KY１１はKY１
０と比較しクロツクφ1だけ遅れ、更にKY１２は
KY１１よりφ1だけ遅れている。パルス計数器９
１ではクロツクCK端子にKY１２信号を入力さ
せ、その立上りのタイミングで計数させている。
リセツトはKF１が“Ｌ”に落ちるときに行うよ
うにＲ端子に入力させる。
計数器９１は例えばフリツプフロツプを縦続接
続させておき、各段の出力端子Ｑ１，Ｑ２……
Qmを取り出し、KN１を使用し、ラツチ回路９
２において取り込む。即ち信号KN１は押鍵完了
後に立上るため、そのときパルス計数結果をラツ
チすれば、パルス計数値の逆数としてタツチスピ
ードを算出することができる。
続させておき、各段の出力端子Ｑ１，Ｑ２……
Qmを取り出し、KN１を使用し、ラツチ回路９
２において取り込む。即ち信号KN１は押鍵完了
後に立上るため、そのときパルス計数結果をラツ
チすれば、パルス計数値の逆数としてタツチスピ
ードを算出することができる。
第１図においては各キースイツチ毎にタツチス
ピード検出信号を得るためのクロツクパルス計数
器を設けているが、計数器とラツチ回路は第３図
に示すようにメモリを使用する時分割演算構成と
し簡便なものとすることができる。キースイツチ
を64個とする第３図においてφ2〜φ7は第１図の
分周器７の1/2分周出力を順次示し、９３は選択
器、９４はROM、９５，９６はゲート、９７は
加算器、９８は先入先出型メモリ（FIFO）を示
す。ROMにおけるアドレスを64個のキースイツ
チと対応させて定め、φ2〜φ7により順次選択す
る。第４図はクロツク分周出力φ1〜φ7のタイム
チヤートを示し、φ1〜φ7を組合せることにより、
選択アドレスが得られる。各アドレスにおける格
納データは例えば0000001のような所定値（黒鍵
と白鍵とで異なる所定値としても良い）である。
或るキースイツチが操作されて、操作開始から終
了までの間に前記アドレスは少なくとも１回は選
択されるようにクロツク分周器を設定しておく。
そのため或るキースイツチが操作され、その出力
KN、KFが選択器９３により選択され、Ｙ出力
となる。KN、KFについて排他的論理和演算を
施した時間中、ROM９４の出力がゲート９５を
通過し、加算器９７において、以前において演算
されたFIFOメモリ９８から出力した値に加算さ
れる。次にゲート９６を反転KF信号により通過
し、FIFOメモリ９８の出力Ｍ本は例えば７本の
バスで構成し、その出力信号は第１図に示すタツ
チスピードデータと対応している。クロツク分周
出力の変化により次のアドレスが選択され、キー
スイツチ操作の有るときは同様に動作し、ないと
きはタツチスピードの出力値に変化が起こらな
い。
ピード検出信号を得るためのクロツクパルス計数
器を設けているが、計数器とラツチ回路は第３図
に示すようにメモリを使用する時分割演算構成と
し簡便なものとすることができる。キースイツチ
を64個とする第３図においてφ2〜φ7は第１図の
分周器７の1/2分周出力を順次示し、９３は選択
器、９４はROM、９５，９６はゲート、９７は
加算器、９８は先入先出型メモリ（FIFO）を示
す。ROMにおけるアドレスを64個のキースイツ
チと対応させて定め、φ2〜φ7により順次選択す
る。第４図はクロツク分周出力φ1〜φ7のタイム
チヤートを示し、φ1〜φ7を組合せることにより、
選択アドレスが得られる。各アドレスにおける格
納データは例えば0000001のような所定値（黒鍵
と白鍵とで異なる所定値としても良い）である。
或るキースイツチが操作されて、操作開始から終
了までの間に前記アドレスは少なくとも１回は選
択されるようにクロツク分周器を設定しておく。
そのため或るキースイツチが操作され、その出力
KN、KFが選択器９３により選択され、Ｙ出力
となる。KN、KFについて排他的論理和演算を
施した時間中、ROM９４の出力がゲート９５を
通過し、加算器９７において、以前において演算
されたFIFOメモリ９８から出力した値に加算さ
れる。次にゲート９６を反転KF信号により通過
し、FIFOメモリ９８の出力Ｍ本は例えば７本の
バスで構成し、その出力信号は第１図に示すタツ
チスピードデータと対応している。クロツク分周
出力の変化により次のアドレスが選択され、キー
スイツチ操作の有るときは同様に動作し、ないと
きはタツチスピードの出力値に変化が起こらな
い。
［発明の効果］
このようにして本発明によると押鍵操作に伴う
キースイツチの切換接点の信号変化を的確に捕え
ることができるから、デイジタル処理することが
容易でありその値から有効なタツチレスポンス信
号を得ることができる。
キースイツチの切換接点の信号変化を的確に捕え
ることができるから、デイジタル処理することが
容易でありその値から有効なタツチレスポンス信
号を得ることができる。
第１図は本発明の実施例の構成を示す図、第２
図は第１図中各素子の動作タイムチヤート、第３
図は第１図中計数器とラツチ回路の変形構成を示
す図、第４図は第３図の動作タイムチヤート、第
５図は従来のタツチスピード検出装置の構成を示
す図、第６図は第５図の動作タイムチヤートであ
る。 ６……発振器、７……分周器、１１，１２……
１ｎ……キースイツチ、２１……電圧Vccの印加
端子、３１，３２……３ｎ……抵抗素子、４１，
４２……４ｎ……演算増幅器、５１……排他的論
理和回路、９１……パルス計数器、９２……ラツ
チ回路、１１ａ……第１接点、１１ｂ……第２接
点、１１ｃ……切換接点。
図は第１図中各素子の動作タイムチヤート、第３
図は第１図中計数器とラツチ回路の変形構成を示
す図、第４図は第３図の動作タイムチヤート、第
５図は従来のタツチスピード検出装置の構成を示
す図、第６図は第５図の動作タイムチヤートであ
る。 ６……発振器、７……分周器、１１，１２……
１ｎ……キースイツチ、２１……電圧Vccの印加
端子、３１，３２……３ｎ……抵抗素子、４１，
４２……４ｎ……演算増幅器、５１……排他的論
理和回路、９１……パルス計数器、９２……ラツ
チ回路、１１ａ……第１接点、１１ｂ……第２接
点、１１ｃ……切換接点。
Claims (1)
- 【特許請求の範囲】 １ 電子楽器の鍵に対し各１個設けられ、切換接
点と第１・第２接点を具備するキースイツチと、 該キースイツチの切換接点と接続されたクロツ
ク源とパルス計数器とを具備し、 前記切換接点と比較し第１・第２接点は、接地
電位に対して低インピーダンスで異なる電位に接
続され、各鍵操作に対応して前記切換接点が第
１・第２接点の何れか一方への接触状態から他方
への接触状態へ切換えられ、前記接点の切換時に
おけるパルス計数器出力を検出してタツチスピー
ドとすること を特徴とする電子楽器のタツチスピード検出装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60106723A JPS61264393A (ja) | 1985-05-18 | 1985-05-18 | 電子楽器のタツチスピ−ド検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60106723A JPS61264393A (ja) | 1985-05-18 | 1985-05-18 | 電子楽器のタツチスピ−ド検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61264393A JPS61264393A (ja) | 1986-11-22 |
| JPH053593B2 true JPH053593B2 (ja) | 1993-01-18 |
Family
ID=14440865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60106723A Granted JPS61264393A (ja) | 1985-05-18 | 1985-05-18 | 電子楽器のタツチスピ−ド検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61264393A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6990317B2 (en) | 2002-05-28 | 2006-01-24 | Wireless Innovation | Interference resistant wireless sensor and control system |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5754142U (ja) * | 1980-09-17 | 1982-03-30 |
-
1985
- 1985-05-18 JP JP60106723A patent/JPS61264393A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6990317B2 (en) | 2002-05-28 | 2006-01-24 | Wireless Innovation | Interference resistant wireless sensor and control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61264393A (ja) | 1986-11-22 |
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