JPH0536946A - マスタスライス型半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 ゲートアレイに於て前記入出力基本セル内の
トランジスタ配置、セル内配線及び該入出力基本セルの
自由度を高める配線配置構造及び金属配線の該入出力基
本セル上の配置構造を提供する。 【構成】 ゲートアレイに於て、配線層の第１及び第２
の層に配置した配線により論理回路に必要な論理セルが
構成され、該論理セルは前記第１、第２及び第３以上の
層に配置された配線により接続され、該ゲートアレイの
電源配線が前記第１及び第２の層に配置され、前記基本
セル領域と前記入出力基本セルは前記第１、第２及び第
３以上の層に配置された配線により接続され、該配線の
接続端子は前記入出力基本セル上に於て前記第３以上の
層に配置する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマスタスライス型半導体
集積回路装置に係わり該装置の配線配置構造及び入出力
基本セルと基本セルの接続用金属配線の該入出力基本セ
ル上の配置構造に関する。

【０００２】

【従来の技術】図３に従来の方式のマスタスライス方式
のゲートアレイに於ける前記入出力基本セルと前記基本
セルの配線配置構造図を示す。図３に於て３０２は前記
基本セル領域、３０４は前記入出力基本セル、３０３は
前記入出力端子である。また、３０５はＶＤＤ（または
ＶＳＳ）の電位を有する電源配線であり、３０６はＶＳ
Ｓ（またはＶＤＤ）の電位を有する電源配線である。該
電源配線は前記入出力基本セル３０４の構成する論理に
影響しない前記第１または第２の金属配線層に配置され
る。また、前記入出力基本セルの入出力信号は前記第１
の金属配線層に配置される金属配線３１０及び前記第１
の金属配線層の接続ビア３０７を介して前記基本セル領
域に入力される場合と前記第２の金属配線層に配置され
る金属配線３０９及び前記第２の金属配線層の接続ビア
３０８を介して前記基本セル領域に入力される場合が存
在する。

【０００３】また、前記金属配線層が３層以上存在する
場合に於て、前記基本セル領域と前記入出力基本セル間
の配線は前記第３の金属配線層に存在する場合もある
が、前記入出力基本セル上に於て前記第３の金属配線層
に存在しない。

【０００４】

【発明が解決しようとする課題】上記従来技術ではマス
タスライス型半導体集積回路装置の前記入出力基本セル
の前記入出力端子を該入出力基本セルの前記基本セル側
に配置する必要があり、前記入出力基本セルで論理を構
成する場合、セル内配線、トランジスタ配置の自由度が
低下する。また、半導体基板のコーナー領域に前記入出
力基本セルを配置することが困難である。

【０００５】そこで本発明はこのような問題点を解決す
るためのもので其の目的とするところはマスタスライス
方式のゲートアレイに於て前記入出力基本セル内のトラ
ンジスタ配置及びセル内配線の自由度を高め、半導体基
板のコーナー領域に該入出力基本セルを配置する自由度
を高める配線配置構造及び入出力基本セルと基本セルの
接続用金属配線の該入出力基本セル上の配置構造を提供
することが目的である。

【０００６】

【課題を解決するための手段】半導体基板上に論理を構
成する基本セルと入出力論理を構成する入出力基本セル
及びパッケージに直接電気的に接続される入出力端子が
規則的に配置されるマスタスライス方式のゲートアレイ
に於て、該ゲートアレイが構成する論理回路用金属配線
層が３層以上存在し、該金属配線層の第１の層及び第２
の層に配置した金属配線により該ゲートアレイが構成す
る論理回路に必要な論理セルが構成され、該論理セルは
前記第１、第２及び第３以上の層に配置された金属配線
により接続され、該ゲートアレイが構成する論理回路用
電源配線が前記第１の層及び第２の層に配置され、前記
基本セル領域と前記入出力基本セルは前記第１、第２及
び第３以上の層に配置された金属配線により電気的に接
続され、該金属配線は前記入出力基本セル上に於て前記
第３以上の層に配置されることを特徴とする。

【０００７】

【実施例】図１に本発明の入出力基本セルの金属配線基
本関係図を示す。図１に於て入出力端子は第３の金属配
線層に配置された金属配線１０８及び該金属配線１０８
と前記入出力基本セルの接続ビア１１０を介して前記入
出力基本セルと接続され、該入出力基本セルは第３の金
属配線層に配置された金属配線１０６及び該金属配線１
０６と前記入出力基本セルの接続ビア１１２を介して前
記基本セル領域１０２に接続される。また、前記基本セ
ル領域は第３の金属配線層に配置された金属配線１０５
及び該金属配線１０５と前記入出力基本セルの接続ビア
１１１を介して前記入出力基本セルと接続され、該入出
力基本セルは第３の金属配線層に配置された金属配線１
０７及び該金属配線１０７と前記入出力基本セルの接続
ビア１０９を介して入出力端子と接続される。本発明に
於ては前記入出力基本セルの構成する論理回路に入出力
端子が前記第３の金属配線層に配置され該入出力基本セ
ル上に配置される。

【０００８】図２に本発明の入出力基本セルと基本セル
の接続用金属配線の該入出力基本セル上の配置構造図を
示す。また、図２に於ては前記入出力基本セルと前記基
本セル領域の接続配線例のみである。図２の２０１、２
０２、２０３、２０４は各々図１の１０１、１０２、１
０３、１０４に相当し、２０５はＶＤＤ（またはＶＳ
Ｓ）の電位を有する電源供給用金属配線、２０６はＶＳ
Ｓ（またはＶＤＤ）の電位を有する電源供給用金属配線
である。また、２０７、２０９は前記入出力基本セルと
前記基本セル領域の接続用金属配線で、２０８は該金属
配線２０７と前記入出力基本セルの接続ビアである。図
２に於て該電源供給用金属配線２０５、２０６は前記入
出力基本セルの構成する入出力論理回路の配線に影響し
ない前記第１、第２の金属配線層に配置され、前記入出
力基本セルと前記基本セル領域の接続用金属配線２０７
は第３の金属配線層に配置されることにより該金属配線
２０７と前記入出力基本セルの接続ビア２０８を配置す
る領域を該入出力基本セルの前記基本セル側に固定する
必要がなく、該入出力基本セルの中央に配置することも
可能である。

【０００９】また、図２に示す配線が可能であることか
ら、前記入出力基本セルを半導体基板のコーナー領域に
配置した場合に於いても、該コーナー領域に配置された
前記入出力基本セルと前記基本セル領域との接続配線領
域を設定する事なく該入出力基本セルと該基本セル領域
を電気的に接続することが可能である。

【００１０】

【発明の効果】以上記したように本発明によれば、マス
タスライス方式のゲートアレイに於て入出力基本セルの
入出力端子の配置自由度、該入出力基本セルで論理を構
成する場合に於けるセル内配線とトランジスタ配置の自
由度及び半導体基板のコーナー領域に於ける該入出力基
本セルの配置の自由度を高めるという効果を有する。

【図面の簡単な説明】

【図１】本発明の入出力基本セルの金属配線基本関係図
である。

【図２】本発明の入出力基本セルと基本セルの接続用金
属配線の該入出力基本セル上の配置構造図である。

【図３】従来の方式のマスタスライス方式のゲートアレ
イに於ける入出力基本セルと基本セルの配線配置構造図
である。

【符号の説明】

１０１、２０１、３０１ ・・・ 半導体基板 １０２、２０２、３０２ ・・・ 基本セル領域 １０３、２０３、３０３ ・・・ 入出力端子（パッ
ド） １０４、２０４、３０４ ・・・ 入出力基本セル ２０５、２０６、３０５、３０６ ・・・ 電源配線 ３０７ ・・・ 第１金属配線用接続ビア ３１０ ・・・ 第１金属配線層 ３０８ ・・・ 第２金属配線用接続ビア ３０９ ・・・ 第２金属配線層 １０９、１１０、１１１、１１２、２０８ ・・・ 第
３金属配線用接続ビア １０５、１０６、１０７、１０８、２０７、２０９ ・
・・ 第３金属配線層

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に論理を構成する基本セル
   と入出力論理を構成する入出力基本セル及びパッケージ
   に直接電気的に接続される入出力端子が規則的に配置さ
   れるマスタスライス方式のゲートアレイに於て、該ゲー
   トアレイが構成する論理回路用金属配線層が３層以上存
   在し、該金属配線層の第１の層及び第２の層に配置した
   金属配線により該ゲートアレイが構成する論理回路に必
   要な論理セルが構成され、該論理セルは前記第１、第２
   及び第３以上の層に配置された金属配線により接続さ
   れ、該ゲートアレイが構成する論理回路用電源配線が前
   記第１の層及び第２の層に配置されることを特徴とする
   マスタスライス型半導体集積回路装置。
2. 【請求項２】 請求項１記載のマスタスライス型半導体
   集積回路装置に於て、前記基本セル領域と前記入出力基
   本セルは前記第１、第２及び第３以上の層に配置された
   金属配線により電気的に接続され、該金属配線の接続端
   子は前記入出力基本セル上に於て前記第３以上の層に配
   置されることを特徴とするマスタスライス型半導体集積
   回路装置。