JPS5822470A - コモンメモリ制御回路 - Google Patents
コモンメモリ制御回路Info
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- JPS5822470A JPS5822470A JP12205781A JP12205781A JPS5822470A JP S5822470 A JPS5822470 A JP S5822470A JP 12205781 A JP12205781 A JP 12205781A JP 12205781 A JP12205781 A JP 12205781A JP S5822470 A JPS5822470 A JP S5822470A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明に、互いに種類の異なるプログラム言語を用曽
て作成された複数の１０グラムを並列に実行し得る１つ
にした演算制御装置に関するものである。 例えば物品製造工場における製品製造う１ンのプロセス
制御等を行ｔうための演算制御装置が処理丁べ負仕事に
大別して次の１うｖｃなる。 ■ データ演算処理、 ■ 周辺端末装置の制御。 ■ 上位コンピュータとのデータ通信、■ プロセスデ
ータの入出力（デジタル入出力、アナログ入出力）、 ■ プロセス制御機器のシーケンス制御（デジタル入出
力、アナログ入出力に１６）、゛ここで、上記■〜■の
仕事全処理するための１０グラムに、この演算制御装置
のメーカー側において作成されるのか一般的であｉｂ、
Ｌ−たがってこのプログラム管作成する場合のプログラ
ム言語としてに１例えばアセンブラとかある−にベーシ
ック（ＢＡＳ ｒＱ）等の通常のプログラム言１ｍｔｆ
用することができる。−万前記■の仕事を処理するため
のプログラムａ、ユーザー側で作成、あるいｔｆｌ”更
するのが一般的である。そ１、てこの場合、ユーザにと
ってｒｒ、この■の仕事全処理する友釣のプログラム？
従来のりＶ−ジ−ケンスト同様の考え万で作成し得るこ
とか望ましい・丁ｒｘわちこの場に使用されるプログラ
ム言語に、リレーシンポルと対比しながら簡単に理解す
ることができるＬつな専用のシーケンス制御用言語であ
ることが望！１．い−またこの種のシーケンス制御用言
語を用−で作成されるプログラムか実行するシーケンス
制御に、一般に極めて速一応答速度が要求されるもので
ある。、
て作成された複数の１０グラムを並列に実行し得る１つ
にした演算制御装置に関するものである。 例えば物品製造工場における製品製造う１ンのプロセス
制御等を行ｔうための演算制御装置が処理丁べ負仕事に
大別して次の１うｖｃなる。 ■ データ演算処理、 ■ 周辺端末装置の制御。 ■ 上位コンピュータとのデータ通信、■ プロセスデ
ータの入出力（デジタル入出力、アナログ入出力）、 ■ プロセス制御機器のシーケンス制御（デジタル入出
力、アナログ入出力に１６）、゛ここで、上記■〜■の
仕事全処理するための１０グラムに、この演算制御装置
のメーカー側において作成されるのか一般的であｉｂ、
Ｌ−たがってこのプログラム管作成する場合のプログラ
ム言語としてに１例えばアセンブラとかある−にベーシ
ック（ＢＡＳ ｒＱ）等の通常のプログラム言１ｍｔｆ
用することができる。−万前記■の仕事を処理するため
のプログラムａ、ユーザー側で作成、あるいｔｆｌ”更
するのが一般的である。そ１、てこの場合、ユーザにと
ってｒｒ、この■の仕事全処理する友釣のプログラム？
従来のりＶ−ジ−ケンスト同様の考え万で作成し得るこ
とか望ましい・丁ｒｘわちこの場に使用されるプログラ
ム言語に、リレーシンポルと対比しながら簡単に理解す
ることができるＬつな専用のシーケンス制御用言語であ
ることが望！１．い−またこの種のシーケンス制御用言
語を用−で作成されるプログラムか実行するシーケンス
制御に、一般に極めて速一応答速度が要求されるもので
ある。、
【７文がって一般にシーケンス制御１用言Ｗｌ
ｋ用いて作成されたプログラムと通常のプｏグ９ム１１
語？用いて作成されたプログラムとｔ一つの１Ｃ１グラ
ム中に混在させ、これｔ一台の中央処ｍ装置（以下、Ｃ
ＰＵと称丁］Ｋよって実行させることにに処理速度等に
無理がある０丁ｒｒわちこの場合シーケンス制御が正し
く実行されｔくなる恐れがある。 この発Ｉｊ１にこのＬうな事情に鑑みてｒｒされ−ｆｃ
もので、第１の１０グラム言語（例えば通常のプログラ
ム言語）を用−て作成されｙｔ ７ ａグラム？笑行す
ＡＣＰＵと第２のプログラム言語（例オばシーケンス制
御用言語）を用いて作成された１０グラム？ｌ！行する
ＣＰＵｔｔ別個に設け、これらのＣＰＵ？共通メモリを
介して接続することに工り。 互−に異なる種類の１０グラ五言ＩＩ？用いて作成され
た複数σ）プログラムを並列に実行させることができる
エリ−した演算制御装置管提供せんとするものである。 以下、この発明の一実施例を図面？参照して説明する。 第１図にこの発明の一実施例である演算制御装置を用い
た１０セス制御システムの構厄ケ示すブロック因である
。この図において、符号Ａで示す部分に演算制御装置で
あり、この演算制御装置Ａにおいて％ｌσ第１のＣＰＵ
、２ｒｊこのＣＰＵ１が使用する通常のプログラム言語
（例えば、アセンブラ、ベーシック等）？用いて作成さ
れたプログラムが格納される専用のメモリである。 また３に第２のＣＰＵ、４にこのＣＰＵ３が使用丁ｂシ
ーケンス制御用言語を用いて作成されたプログラムが格
納される専用のメモリである。またｃｐｔｙｔ 、３σ
、それらに付加これた共通メモリコントローラｌａ、３
ａｆ介して共通メモリ５にアクセス（データの書き込み
お工ひ読出【７］？することができる工うＫなっている
０次にｃｐｔｒｌの の信号バス６にに、プリンタ制御
インターフェース？ 、 ＣＲＴ制御制御フィンターフ
エース８位コンビニ−Ｉインターフェース９．デジタル
入出力装置１０．アナログ入出力！装置１１か接続さし
、また前記１９ンメ制御インターフエース７、ＣＲＴ制
御インターフェース８．上位コンピュータインターフェ
ース９Ｋｆ’ｌプリンタ１２．ＣＲＴ（ブラウン管式＃
面表示装置）１３．前記ＣＰＵＩの管理を行なう上位コ
ンピュータ】４が各々接続されている。またＣＰＵ３の
信号バス１５１Ｃに、このプロセス制御システムにおけ
るシーケンス１１ｆｌＪ ＩＩ ？行なうために使用さ
れるデジタル信号のみの入出力？行なう複数のデジタル
入出力装置１１１６ 、・・・、お１び同シくシーケン
ス制御を行ｔうために使用きれるアナログ信号のみの入
出力を行なう複数のアナログ入出力ｉｉ装置１７．・・
・か接続されている。 ここで、前記ＣＰＵＩ 、３と共通メモリコント四−ラ
ｌ ａ 、 ３ｍと共通メモリ５等からなる演算制御！
１ｌｌＡ’ｔ−第２図を参照１．て更に詳細に説明する
。＠２図におけるＣＰＵｘｉおいて、端子ＲＥＤＹσ、
このｃｐｕｔｖｃ接続された共通メモリ５がデータの読
出」−また汀書込みが可能状態である場合ｌＩｒに２値
論理信号の“１″信号が供給され、可能状態でない場合
に“θ″信号供給される入力端子、端子ＡＤＤｌにアド
レス信号を出力する出力端子、端子ＤＡＴｌにデータ信
号の入出力を行ｒｒり入出力熾子、端子ｓ’ｒＢｔｒｒ
データのストローブ信号（書込み指令用の“１”のパル
ス信号）を出力する出力端子である。次にＣＰＵ３にお
いて。 端子ＨＬＤｒｒこのＣＰＵ３に対し、同ＣＰＵ３がメモ
リ５ヘアクセスすること管禁止要求する場合にのみ“１
”信号が供給される入力端子、端子ＨＬＤＡｒｚ前記端
子ＨＬＤＫ“１”信号が供給されｃＰＵ３がこの禁止要
求を受は付けた場合に“１”信号を出力する出力端子、
端子ＡＤＤ ２ｒｘアドレス信号を出力する出力瑠子、
端子ＤＡＴ ２σデ一タ信号の入出力を行なう入出力端
子、端子８ＴＢ２ｔｆｆｆ−夕のストローブ信号を出力
する出力端子である。１７２：共通メモ１７５ＶＣおい
て、端子ＡＤＤ３ｒ！アドレス信号を入力する入力端子
、端子ＤＡＴ３ｒｒデータ信号の入出方を行なう人出方
端子、端子８ＴＢ３σデータのストローブ信号全入力す
る入力端子である。次に、共通メモリコントローラ１ｍ
、３ａにおいて、１８，１９．２０はそれらの入力端子
Ｅに“１”信号が供給されると閉状ｍｔｃｙｒるゲート
、２１，２２σそれらσ】入力層子Ｐｌｔｃ“１″信号
が供給京れると閉状！Ｉになる双方向グー）、２３ｔｆ
ｆ端子ＡＤＤＩから供給されるアドレス信号が共通メモ
リ５に割つ当てられたアドレス領域を示して―る場合ａ
その出力端子Ｃから“１”信号ｌｆｊ力１．． またそ
の入力端子８Ｋ“１”信号が供給されると端子ＡＤＤ１
から供給されているアドレス信号を端子Ａ Ｉ） Ｄ
３ ヘ送出するゲート回路である。２４にその入力端子
ＲＫ供給される“１”信号の立上りでリセットされ。 その入力端子８に供給される“１”信号の立上りでセッ
トされるフリップフロラ１（以下ＦＦと称丁］であり、
／ｆＩ力趨子Ｑにそのセット側の出力端子であり、ｖた
２５はインバータである。 次Ｋ、この第２図に示す回路の動作を説明する。 １ずＰＦ２４は初期状態において図示せぬ回路にエリセ
ットされている、ここで、端子ＡＤＤ１から出力されて
いるＣＰＵＩのアドレス信号−Ｊｊｉ−共通メモリ５の
アドレス領域を示していない場合ｒＸ。 ゲート回路２３０出力瑠子Ｃは“０”信号を出力してい
るから、端子ＨＬＤの信号に“０”信号。 端子ＲＦＩＤＹに供給され、６１ｔ号に“１”信号、端
子ＨＬＤＡから出力される信号は“０”信号である。し
たがってこの場合、ゲート１Ｂ、双方向ゲート２１．ゲ
ート回路２３のゲート灯共に閉状態。 ゲート１９，２０、双方同ゲート２２は共に開状態とな
るから、ＣＰＵ３は共通メモリ５にアクセスすることが
できる。 次に、今、第３図のタメ騙ヤードが示ず工りに、時刻ｔ
、において、端子ＡＤＤ１から出力されたＣＰＵ１のア
ドレス信号が共通メモリ５のアドレス領域を示した場合
（第３図の波形Ｈ１における斜＠部分に対応する）、ゲ
ート回路２３の端子Ｃは“１″信号管出力するから、Ｃ
ＰＵ３の端子■ｂの信号に“１“信号になり（第３図の
（ロ）参照）、１２−２ＦＦ２４かリセットされるから
ＣＰＵ１の端子ＲＥＤＹＫに″０″信号が供給される（
第３図σ１Ｇ−１参照）、この結果、ＣＰＵｘａ共通メ
モリ５へのアクセスを持つ状ｎにｒｔｎ、ｖたＣＰＵ３
に共通メモリ６へのアクセスが禁止要求された状態にｒ
ｉｂ。 次に、ＣＰＵ３か時刻ｔ、において共通メモリ５へのア
クセス禁止要求ケ受は付けると、端子ＨＬＤＡから“ｌ
”信号が出力されｂから（ｌ［３図のＧ＝１１１照）、
ＦＰ２４がセットされて端子皿醪に供給される信号が１
′にｒ（ｈと共に、ゲート１８、双方向ゲート２１．ゲ
ート回＃２３のゲートに全て開状態になるｔ、またＣの
時インバータ２５の出力は“０”信号になるからゲート
１９，２０゜双方同ゲート２２に全て閉状態ｖｃｒｘる
。この結果。 ＣＰＵ１ｆｆ共通メモリ５へのデータの書込み１几に同
共通メモ躯払らのデータの読出し、が可能な状ＪＩ Ｋ
１１す、 −万ＣＰＵ３σ共通メそり５へのアクセス
が禁止された状態ｒｃな；ｂ、 こｃでｃＰＵｌｔａ。 共通メモり５へのデータの書込み、あるいσ共通メモリ
５からのデータの読出し１行なう。１！に％Ａで時刻ｔ
、にお―てＣＰＵＩが共通メモリ５へのアクセスケ完了
すると、ゲート回路２３の端子Ｃかち出力される信号に
“０＃信号と「す、ＣＰＵＩの端子ＨＬＤの信号が“０
”信号になるからＣＰＵ３に対する共通メモリ５へのア
クセス禁止要求が解除される。次いで時刻ｔ４ＶＣなる
とＣＰＵ：ｌｊこの禁止要求の解除を受は付けて端子Ｈ
ＬＤＡの信号ｔ“０″信号に復帰させる。この結果ＣＰ
Ｕ１ ′、３に共に時刻り以前の状態と同一の状態
になる。この１つにこの第２図に示１−た構成に工れば
ＣＰＵ１とＣＰＵ３とに共通メモ１Ｊ５ｔお互いの動作
を何ら妨けるＬとなく、かつあたかも専用のメモリの如
くに使用することができる。 次に、第１図に示【、たプロセス制御システムの全体の
動作について説明する。ＣＰＵＩσメモリ２に格納され
て−るプログラム（通常のプログラム言語を用いて作成
されたプログラム）に従μ。 グリンタ１２における印字、ＣＲＴ１３における表示、
上位コンピュータ１４とσ）情報の交換、デジタル入出
力装置１０？介してのシーケンス制御以外に使用される
デジタル信号の入出力、アナログ入出力装置１１？介し
てのシーケンス制御以外に使用されるアナーグ信号の入
出力を行な％Ａこのプロセスにおけるシーケンス制御以
外の丁べてのデーＩ演算処理、プロセスデータの入出力
等の制御１を行７ｋ ’）、 −万ｃ Ｐ Ｕ ３ ｒ
ｉＪ ％す４ｖｒ−格納されて％／％ｂｙａグラム（シ
ーケンス制御用言語を用いて作成された１０グラム）に
従い、デジタル入出力装置１６．・・・お工びアナログ
入出力装置１１７゜・・・を介してこのプロセス制御シ
ステムにおけるシーケンス制御のみ７行なり、そしてこ
の場合、ＣＰＵ１ｔＩＣＰＵ３から共通メモリ５？介し
て必！！な情報を読み込むことができ、またＣＰＵ３に
ＣＰＵＩから共通メモリ５？介１．て必要な情報を読み
込むことかできる。 この１うに、仁の実施例により演算制御装置を用％／％
７ｔ７０セス制御システム［工れば１通常のプログラム
言語管用−いて作成されたプログラムと。 シーケンス制御用言語を用いて作成されたプログラムと
ｔお互いの中央処理装置の動作。を何ら妨げることなく
並列に実行させることができ、これに工りプロセス全体
の制御を行ｒｘうことができる。 以上説明したＬうに、この発明ＫＬる演算制御装置灯、
第１のプログラム言語？用いて作成され −九プロ
グラム？実行する第１の中央処理装置と。 この第１の中央処理装＆に共通メモリ全弁１．て接続さ
れると共に、第１のプログラム言語とσ種類の異なる第
２のプログラム言語？用いて作成され友プログラムを実
行する第２の中央処理装置と？設けてなるものであるか
ら、互いに種類の異なるプログラム言ＩＦ？用いて作成
された複数のプログラム？お互いの中央処理装置の動作
を何ら妨げることなく並列に％行させることができ、こ
れＶＣＬす、理解の難かし、い高級プログラム言語を用
いて作成されるプログラムと簡単なプログラム言語？用
いて作成される１０グラムとを完全に分離することがで
きるので、プログラムの作成お工ひ保守が極めて容ｓに
なる。！た極めて速一応答性の演算制御装置？実現する
ことができる。
ｋ用いて作成されたプログラムと通常のプｏグ９ム１１
語？用いて作成されたプログラムとｔ一つの１Ｃ１グラ
ム中に混在させ、これｔ一台の中央処ｍ装置（以下、Ｃ
ＰＵと称丁］Ｋよって実行させることにに処理速度等に
無理がある０丁ｒｒわちこの場合シーケンス制御が正し
く実行されｔくなる恐れがある。 この発Ｉｊ１にこのＬうな事情に鑑みてｒｒされ−ｆｃ
もので、第１の１０グラム言語（例えば通常のプログラ
ム言語）を用−て作成されｙｔ ７ ａグラム？笑行す
ＡＣＰＵと第２のプログラム言語（例オばシーケンス制
御用言語）を用いて作成された１０グラム？ｌ！行する
ＣＰＵｔｔ別個に設け、これらのＣＰＵ？共通メモリを
介して接続することに工り。 互−に異なる種類の１０グラ五言ＩＩ？用いて作成され
た複数σ）プログラムを並列に実行させることができる
エリ−した演算制御装置管提供せんとするものである。 以下、この発明の一実施例を図面？参照して説明する。 第１図にこの発明の一実施例である演算制御装置を用い
た１０セス制御システムの構厄ケ示すブロック因である
。この図において、符号Ａで示す部分に演算制御装置で
あり、この演算制御装置Ａにおいて％ｌσ第１のＣＰＵ
、２ｒｊこのＣＰＵ１が使用する通常のプログラム言語
（例えば、アセンブラ、ベーシック等）？用いて作成さ
れたプログラムが格納される専用のメモリである。 また３に第２のＣＰＵ、４にこのＣＰＵ３が使用丁ｂシ
ーケンス制御用言語を用いて作成されたプログラムが格
納される専用のメモリである。またｃｐｔｙｔ 、３σ
、それらに付加これた共通メモリコントローラｌａ、３
ａｆ介して共通メモリ５にアクセス（データの書き込み
お工ひ読出【７］？することができる工うＫなっている
０次にｃｐｔｒｌの の信号バス６にに、プリンタ制御
インターフェース？ 、 ＣＲＴ制御制御フィンターフ
エース８位コンビニ−Ｉインターフェース９．デジタル
入出力装置１０．アナログ入出力！装置１１か接続さし
、また前記１９ンメ制御インターフエース７、ＣＲＴ制
御インターフェース８．上位コンピュータインターフェ
ース９Ｋｆ’ｌプリンタ１２．ＣＲＴ（ブラウン管式＃
面表示装置）１３．前記ＣＰＵＩの管理を行なう上位コ
ンピュータ】４が各々接続されている。またＣＰＵ３の
信号バス１５１Ｃに、このプロセス制御システムにおけ
るシーケンス１１ｆｌＪ ＩＩ ？行なうために使用さ
れるデジタル信号のみの入出力？行なう複数のデジタル
入出力装置１１１６ 、・・・、お１び同シくシーケン
ス制御を行ｔうために使用きれるアナログ信号のみの入
出力を行なう複数のアナログ入出力ｉｉ装置１７．・・
・か接続されている。 ここで、前記ＣＰＵＩ 、３と共通メモリコント四−ラ
ｌ ａ 、 ３ｍと共通メモリ５等からなる演算制御！
１ｌｌＡ’ｔ−第２図を参照１．て更に詳細に説明する
。＠２図におけるＣＰＵｘｉおいて、端子ＲＥＤＹσ、
このｃｐｕｔｖｃ接続された共通メモリ５がデータの読
出」−また汀書込みが可能状態である場合ｌＩｒに２値
論理信号の“１″信号が供給され、可能状態でない場合
に“θ″信号供給される入力端子、端子ＡＤＤｌにアド
レス信号を出力する出力端子、端子ＤＡＴｌにデータ信
号の入出力を行ｒｒり入出力熾子、端子ｓ’ｒＢｔｒｒ
データのストローブ信号（書込み指令用の“１”のパル
ス信号）を出力する出力端子である。次にＣＰＵ３にお
いて。 端子ＨＬＤｒｒこのＣＰＵ３に対し、同ＣＰＵ３がメモ
リ５ヘアクセスすること管禁止要求する場合にのみ“１
”信号が供給される入力端子、端子ＨＬＤＡｒｚ前記端
子ＨＬＤＫ“１”信号が供給されｃＰＵ３がこの禁止要
求を受は付けた場合に“１”信号を出力する出力端子、
端子ＡＤＤ ２ｒｘアドレス信号を出力する出力瑠子、
端子ＤＡＴ ２σデ一タ信号の入出力を行なう入出力端
子、端子８ＴＢ２ｔｆｆｆ−夕のストローブ信号を出力
する出力端子である。１７２：共通メモ１７５ＶＣおい
て、端子ＡＤＤ３ｒ！アドレス信号を入力する入力端子
、端子ＤＡＴ３ｒｒデータ信号の入出方を行なう人出方
端子、端子８ＴＢ３σデータのストローブ信号全入力す
る入力端子である。次に、共通メモリコントローラ１ｍ
、３ａにおいて、１８，１９．２０はそれらの入力端子
Ｅに“１”信号が供給されると閉状ｍｔｃｙｒるゲート
、２１，２２σそれらσ】入力層子Ｐｌｔｃ“１″信号
が供給京れると閉状！Ｉになる双方向グー）、２３ｔｆ
ｆ端子ＡＤＤＩから供給されるアドレス信号が共通メモ
リ５に割つ当てられたアドレス領域を示して―る場合ａ
その出力端子Ｃから“１”信号ｌｆｊ力１．． またそ
の入力端子８Ｋ“１”信号が供給されると端子ＡＤＤ１
から供給されているアドレス信号を端子Ａ Ｉ） Ｄ
３ ヘ送出するゲート回路である。２４にその入力端子
ＲＫ供給される“１”信号の立上りでリセットされ。 その入力端子８に供給される“１”信号の立上りでセッ
トされるフリップフロラ１（以下ＦＦと称丁］であり、
／ｆＩ力趨子Ｑにそのセット側の出力端子であり、ｖた
２５はインバータである。 次Ｋ、この第２図に示す回路の動作を説明する。 １ずＰＦ２４は初期状態において図示せぬ回路にエリセ
ットされている、ここで、端子ＡＤＤ１から出力されて
いるＣＰＵＩのアドレス信号−Ｊｊｉ−共通メモリ５の
アドレス領域を示していない場合ｒＸ。 ゲート回路２３０出力瑠子Ｃは“０”信号を出力してい
るから、端子ＨＬＤの信号に“０”信号。 端子ＲＦＩＤＹに供給され、６１ｔ号に“１”信号、端
子ＨＬＤＡから出力される信号は“０”信号である。し
たがってこの場合、ゲート１Ｂ、双方向ゲート２１．ゲ
ート回路２３のゲート灯共に閉状態。 ゲート１９，２０、双方同ゲート２２は共に開状態とな
るから、ＣＰＵ３は共通メモリ５にアクセスすることが
できる。 次に、今、第３図のタメ騙ヤードが示ず工りに、時刻ｔ
、において、端子ＡＤＤ１から出力されたＣＰＵ１のア
ドレス信号が共通メモリ５のアドレス領域を示した場合
（第３図の波形Ｈ１における斜＠部分に対応する）、ゲ
ート回路２３の端子Ｃは“１″信号管出力するから、Ｃ
ＰＵ３の端子■ｂの信号に“１“信号になり（第３図の
（ロ）参照）、１２−２ＦＦ２４かリセットされるから
ＣＰＵ１の端子ＲＥＤＹＫに″０″信号が供給される（
第３図σ１Ｇ−１参照）、この結果、ＣＰＵｘａ共通メ
モリ５へのアクセスを持つ状ｎにｒｔｎ、ｖたＣＰＵ３
に共通メモリ６へのアクセスが禁止要求された状態にｒ
ｉｂ。 次に、ＣＰＵ３か時刻ｔ、において共通メモリ５へのア
クセス禁止要求ケ受は付けると、端子ＨＬＤＡから“ｌ
”信号が出力されｂから（ｌ［３図のＧ＝１１１照）、
ＦＰ２４がセットされて端子皿醪に供給される信号が１
′にｒ（ｈと共に、ゲート１８、双方向ゲート２１．ゲ
ート回＃２３のゲートに全て開状態になるｔ、またＣの
時インバータ２５の出力は“０”信号になるからゲート
１９，２０゜双方同ゲート２２に全て閉状態ｖｃｒｘる
。この結果。 ＣＰＵ１ｆｆ共通メモリ５へのデータの書込み１几に同
共通メモ躯払らのデータの読出し、が可能な状ＪＩ Ｋ
１１す、 −万ＣＰＵ３σ共通メそり５へのアクセス
が禁止された状態ｒｃな；ｂ、 こｃでｃＰＵｌｔａ。 共通メモり５へのデータの書込み、あるいσ共通メモリ
５からのデータの読出し１行なう。１！に％Ａで時刻ｔ
、にお―てＣＰＵＩが共通メモリ５へのアクセスケ完了
すると、ゲート回路２３の端子Ｃかち出力される信号に
“０＃信号と「す、ＣＰＵＩの端子ＨＬＤの信号が“０
”信号になるからＣＰＵ３に対する共通メモリ５へのア
クセス禁止要求が解除される。次いで時刻ｔ４ＶＣなる
とＣＰＵ：ｌｊこの禁止要求の解除を受は付けて端子Ｈ
ＬＤＡの信号ｔ“０″信号に復帰させる。この結果ＣＰ
Ｕ１ ′、３に共に時刻り以前の状態と同一の状態
になる。この１つにこの第２図に示１−た構成に工れば
ＣＰＵ１とＣＰＵ３とに共通メモ１Ｊ５ｔお互いの動作
を何ら妨けるＬとなく、かつあたかも専用のメモリの如
くに使用することができる。 次に、第１図に示【、たプロセス制御システムの全体の
動作について説明する。ＣＰＵＩσメモリ２に格納され
て−るプログラム（通常のプログラム言語を用いて作成
されたプログラム）に従μ。 グリンタ１２における印字、ＣＲＴ１３における表示、
上位コンピュータ１４とσ）情報の交換、デジタル入出
力装置１０？介してのシーケンス制御以外に使用される
デジタル信号の入出力、アナログ入出力装置１１？介し
てのシーケンス制御以外に使用されるアナーグ信号の入
出力を行な％Ａこのプロセスにおけるシーケンス制御以
外の丁べてのデーＩ演算処理、プロセスデータの入出力
等の制御１を行７ｋ ’）、 −万ｃ Ｐ Ｕ ３ ｒ
ｉＪ ％す４ｖｒ−格納されて％／％ｂｙａグラム（シ
ーケンス制御用言語を用いて作成された１０グラム）に
従い、デジタル入出力装置１６．・・・お工びアナログ
入出力装置１１７゜・・・を介してこのプロセス制御シ
ステムにおけるシーケンス制御のみ７行なり、そしてこ
の場合、ＣＰＵ１ｔＩＣＰＵ３から共通メモリ５？介し
て必！！な情報を読み込むことができ、またＣＰＵ３に
ＣＰＵＩから共通メモリ５？介１．て必要な情報を読み
込むことかできる。 この１うに、仁の実施例により演算制御装置を用％／％
７ｔ７０セス制御システム［工れば１通常のプログラム
言語管用−いて作成されたプログラムと。 シーケンス制御用言語を用いて作成されたプログラムと
ｔお互いの中央処理装置の動作。を何ら妨げることなく
並列に実行させることができ、これに工りプロセス全体
の制御を行ｒｘうことができる。 以上説明したＬうに、この発明ＫＬる演算制御装置灯、
第１のプログラム言語？用いて作成され −九プロ
グラム？実行する第１の中央処理装置と。 この第１の中央処理装＆に共通メモリ全弁１．て接続さ
れると共に、第１のプログラム言語とσ種類の異なる第
２のプログラム言語？用いて作成され友プログラムを実
行する第２の中央処理装置と？設けてなるものであるか
ら、互いに種類の異なるプログラム言ＩＦ？用いて作成
された複数のプログラム？お互いの中央処理装置の動作
を何ら妨げることなく並列に％行させることができ、こ
れＶＣＬす、理解の難かし、い高級プログラム言語を用
いて作成されるプログラムと簡単なプログラム言語？用
いて作成される１０グラムとを完全に分離することがで
きるので、プログラムの作成お工ひ保守が極めて容ｓに
なる。！た極めて速一応答性の演算制御装置？実現する
ことができる。
第１図げこの発明の一冥施例をプロセス制御システムに
適用し九場合の構晟例を示すブロック図、第２図に同実
施例における演算制御装置の詳ａ？示す構成図、第３図
に同実施例を説明するためのタイムチャートである。 １・・・第１の中央処理装置、１ａ・・・共通メモリコ
ン出１人 神鋼電機株式会社
適用し九場合の構晟例を示すブロック図、第２図に同実
施例における演算制御装置の詳ａ？示す構成図、第３図
に同実施例を説明するためのタイムチャートである。 １・・・第１の中央処理装置、１ａ・・・共通メモリコ
ン出１人 神鋼電機株式会社
Claims (1)
- 第１のプログラム言語を用いて作成されたプログラムに
従い動作する第１の中央処理装置と、この第１の中央処
理装置に共通メモリを介して接続されると共に、前記第
１のプログラム言語とに種類の異なる第２のプログラム
言語を用いて作成されたプログラムに従−動作する第２
の中央処理袈１ｍ／”？有してなることケ特徴と丁す演
算制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12205781A JPS5855536B2 (ja) | 1981-08-04 | 1981-08-04 | コモンメモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12205781A JPS5855536B2 (ja) | 1981-08-04 | 1981-08-04 | コモンメモリ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5822470A true JPS5822470A (ja) | 1983-02-09 |
| JPS5855536B2 JPS5855536B2 (ja) | 1983-12-10 |
Family
ID=14826547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12205781A Expired JPS5855536B2 (ja) | 1981-08-04 | 1981-08-04 | コモンメモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5855536B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62295112A (ja) * | 1986-06-14 | 1987-12-22 | Mitsubishi Electric Corp | 複合制御装置 |
| JPS63136101A (ja) * | 1986-11-07 | 1988-06-08 | アレン − ブラッドリィ カンパニー，インコーポレーテッド | アクセス機械コンピュータ |
-
1981
- 1981-08-04 JP JP12205781A patent/JPS5855536B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62295112A (ja) * | 1986-06-14 | 1987-12-22 | Mitsubishi Electric Corp | 複合制御装置 |
| JPS63136101A (ja) * | 1986-11-07 | 1988-06-08 | アレン − ブラッドリィ カンパニー，インコーポレーテッド | アクセス機械コンピュータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5855536B2 (ja) | 1983-12-10 |
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