JPH0541926B2 - - Google Patents
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- JPH0541926B2 JPH0541926B2 JP61255380A JP25538086A JPH0541926B2 JP H0541926 B2 JPH0541926 B2 JP H0541926B2 JP 61255380 A JP61255380 A JP 61255380A JP 25538086 A JP25538086 A JP 25538086A JP H0541926 B2 JPH0541926 B2 JP H0541926B2
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- JP
- Japan
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- microprocessor
- recording
- measurement
- memory area
- memory
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、複数のアナログ入力信号の大きさを
それぞれドツトパターンとして記録する多点記録
装置に関するものであり、詳しくは多点の測定記
録の高速化に関するものである。
それぞれドツトパターンとして記録する多点記録
装置に関するものであり、詳しくは多点の測定記
録の高速化に関するものである。
（従来の技術）
本願出願人は、測定記録の高速化を改善した多
点記録装置として、特願昭59−81632（以下先願と
いう）を出願している。
点記録装置として、特願昭59−81632（以下先願と
いう）を出願している。
この先願は、それまでの多点記録装置が１個の
マイクロプロセツサで制御されていたことによる
欠点を解決するために、２個のマイクロプロセツ
サを用い、少なくとも記録部の制御をその他の演
算制御から分離して第１のマイクロプロセツサで
行わせるとともに記録部の制御以外のその他の演
算制御を第２のマイクロプロセツサで行わせるよ
うにしたものである。
マイクロプロセツサで制御されていたことによる
欠点を解決するために、２個のマイクロプロセツ
サを用い、少なくとも記録部の制御をその他の演
算制御から分離して第１のマイクロプロセツサで
行わせるとともに記録部の制御以外のその他の演
算制御を第２のマイクロプロセツサで行わせるよ
うにしたものである。
このように構成することにより、例えば30チヤ
ンネルの測定信号を測定条件変更動作の影響を受
けることなく安定に250mm幅の記録紙に６秒間で
記録することができ、１個のマイクロプロセツサ
で制御する場合の不都合をかなりの程度まで改善
することができた。
ンネルの測定信号を測定条件変更動作の影響を受
けることなく安定に250mm幅の記録紙に６秒間で
記録することができ、１個のマイクロプロセツサ
で制御する場合の不都合をかなりの程度まで改善
することができた。
（発明が解決しようとする問題点）
しかし、このように２個のマイクロプロセツサ
を用いた装置では、さらに多数（例えば60チヤン
ネル）のアナログ入力信号を高速（例えば２秒）
に測定記録し、かつそれらの測定値に対してに各
種の演算処理を施すことは困難である。
を用いた装置では、さらに多数（例えば60チヤン
ネル）のアナログ入力信号を高速（例えば２秒）
に測定記録し、かつそれらの測定値に対してに各
種の演算処理を施すことは困難である。
本発明は、このような点に着目したものであつ
て、その目的は、より多数のアナログ入力信号を
より高速で安定に記録できる多点記録装置を提供
することにある。
て、その目的は、より多数のアナログ入力信号を
より高速で安定に記録できる多点記録装置を提供
することにある。
（問題点を解決するための手段）
本発明の多点記録装置は、
スキヤナから選択的に送出されるアナログ入力
信号をデジタル信号に変換してその大きさをデジ
タル表示するとともにドツトパターンによりアナ
ログ的に記録する多点記録装置において、 第１のマイクロプロセツサにより制御される測
定ブロツクと、第２のマイクロプロセツサにより
制御される記録ブロツクと、第３のマイクロプロ
セツサにより制御されるその他の共通ブロツクと
で構成され、 第１のマイクロプロセツサは第３のマイクロプ
ロセツサと共有するメモリエリアに第３のマイク
ロプロセツサから格納される測定コマンドに基づ
いて各チヤンネルの測定データに対する各チヤン
ネルに固有の演算を行いその演算結果を第３のマ
イクロプロセツサと共有するメモリエリアに格納
し、 第３のマイクロプロセツサは記録コマンドおよ
び第１のマイクロプロセツサと共有するメモリエ
リアに格納された演算結果を第２のマイクロプロ
セツサと共有するメモリエリアに格納するととも
に第１のマイクロプロセツサおよび第２のマイク
ロプロセツサの並列動作、測定条件の設定表示、
各チヤンネルの測定データ相互間の演算、外部出
力を含む制御を行い、 第２のマイクロプロセツサは第３のマイクロプ
ロセツサと共有するメモリエリアに格納された演
算結果および記録コマンドに従つてドツト記録の
ための制御を行うことを特徴とする。
信号をデジタル信号に変換してその大きさをデジ
タル表示するとともにドツトパターンによりアナ
ログ的に記録する多点記録装置において、 第１のマイクロプロセツサにより制御される測
定ブロツクと、第２のマイクロプロセツサにより
制御される記録ブロツクと、第３のマイクロプロ
セツサにより制御されるその他の共通ブロツクと
で構成され、 第１のマイクロプロセツサは第３のマイクロプ
ロセツサと共有するメモリエリアに第３のマイク
ロプロセツサから格納される測定コマンドに基づ
いて各チヤンネルの測定データに対する各チヤン
ネルに固有の演算を行いその演算結果を第３のマ
イクロプロセツサと共有するメモリエリアに格納
し、 第３のマイクロプロセツサは記録コマンドおよ
び第１のマイクロプロセツサと共有するメモリエ
リアに格納された演算結果を第２のマイクロプロ
セツサと共有するメモリエリアに格納するととも
に第１のマイクロプロセツサおよび第２のマイク
ロプロセツサの並列動作、測定条件の設定表示、
各チヤンネルの測定データ相互間の演算、外部出
力を含む制御を行い、 第２のマイクロプロセツサは第３のマイクロプ
ロセツサと共有するメモリエリアに格納された演
算結果および記録コマンドに従つてドツト記録の
ための制御を行うことを特徴とする。
（実施例）
以下、図面を用いて本発明の実施例を詳細に説
明する。
明する。
第１図は、本発明の一実施例を示す構成説明図
である。第１図において、IT１，IT２はそれぞ
れ複数のアナログ入力信号が加えられる入力端子
であり、各入力端子IT１，IT２に加えられるア
ナログ入力信号を順次選択して送出するスキヤナ
SC１，SC２に接続されている。スキヤナSC１，
SC２から選択的に出力されるアナログ入力信号
は増幅器PA１，PA２に加えられ、所定の大きさ
に増幅される。なお、これら増幅器PA１，PA２
としてはプログラマブルゲイン増幅器を用いる。
AD１，AD２は増幅器PA１、PA２の出力信号
をデジタル信号に変換するＡ／Ｄ変換器である。
これらスキヤナSC１、増幅器PA１およびＡ／Ｄ
変換器AD１はバスＢ１を介して第１のマイクロ
プロセツサμP１の入出力ポートIO１に接続され、
スキヤナSC２、増幅器PA２およびＡ／Ｄ変換器
AD２はバスＢ２を介して第１のマイクロプロセ
ツサμP１の入出力ポートIO１に接続されている。
この入出力ポートIO１には、第１のマイクロプ
ロセツサμP１のバスＢ３を介して第１のマイク
ロプロセツサμP１、メモリROM１、メモリ
RAM１および割込み信号発生回路IRCT１が接
続されている。ここで、メモリROM１には第１
のマイクロプロセツサμP１の動作プログラム、
リニアライズ用データなどが格納されている。
RAM１には第１のマイクロプロセツサμP１に固
有のエリアと第３のマイクロプロセツサμP３と
共有するエリアとが設けられていて、固有エリア
にＡ／Ｄ変換器AD１，AD２の出力信号が測定
データとして一時的に格納され、共有エリアには
第３のマイクロプロセツサμP３から測定コマン
ドおよび測定条件データが転送格納されるととも
に測定データに対するリニアライズ演算や基準接
点補償演算などの必要な演算を行つてそれらの演
算結果が一時的に格納される。なお、割込み信号
発生回路IRCT１からは第３のマイクロプロセツ
サμP３に割込み信号IR１が送出される。すなわ
ち、第１のマイクロプロセツサμP１は、測定ブ
ロツクを制御する。
である。第１図において、IT１，IT２はそれぞ
れ複数のアナログ入力信号が加えられる入力端子
であり、各入力端子IT１，IT２に加えられるア
ナログ入力信号を順次選択して送出するスキヤナ
SC１，SC２に接続されている。スキヤナSC１，
SC２から選択的に出力されるアナログ入力信号
は増幅器PA１，PA２に加えられ、所定の大きさ
に増幅される。なお、これら増幅器PA１，PA２
としてはプログラマブルゲイン増幅器を用いる。
AD１，AD２は増幅器PA１、PA２の出力信号
をデジタル信号に変換するＡ／Ｄ変換器である。
これらスキヤナSC１、増幅器PA１およびＡ／Ｄ
変換器AD１はバスＢ１を介して第１のマイクロ
プロセツサμP１の入出力ポートIO１に接続され、
スキヤナSC２、増幅器PA２およびＡ／Ｄ変換器
AD２はバスＢ２を介して第１のマイクロプロセ
ツサμP１の入出力ポートIO１に接続されている。
この入出力ポートIO１には、第１のマイクロプ
ロセツサμP１のバスＢ３を介して第１のマイク
ロプロセツサμP１、メモリROM１、メモリ
RAM１および割込み信号発生回路IRCT１が接
続されている。ここで、メモリROM１には第１
のマイクロプロセツサμP１の動作プログラム、
リニアライズ用データなどが格納されている。
RAM１には第１のマイクロプロセツサμP１に固
有のエリアと第３のマイクロプロセツサμP３と
共有するエリアとが設けられていて、固有エリア
にＡ／Ｄ変換器AD１，AD２の出力信号が測定
データとして一時的に格納され、共有エリアには
第３のマイクロプロセツサμP３から測定コマン
ドおよび測定条件データが転送格納されるととも
に測定データに対するリニアライズ演算や基準接
点補償演算などの必要な演算を行つてそれらの演
算結果が一時的に格納される。なお、割込み信号
発生回路IRCT１からは第３のマイクロプロセツ
サμP３に割込み信号IR１が送出される。すなわ
ち、第１のマイクロプロセツサμP１は、測定ブ
ロツクを制御する。
IO２は第２のマイクロプロセツサμP２の入出
力ポートである。入出力ポートIO２には、例え
ば幅方向に染め分けられたカラーリボンとこのカ
ラーリボンの各色帯に対応するように設けられた
複数のドツト記録ワイヤとの組み合せによりアナ
ログ入力信号に対応した所定の色により記録紙に
多色ドツト記録を行う記録ヘツドが搭載されたキ
ヤリツジを記録紙の送り方向と直交する方向にラ
スタースキヤンさせるモータＭ１を駆動するドラ
イバDRV１、記録紙を走行させるモータＭ２を
駆動するドライバDRV２、記録ヘツドを構成す
るインクリボンを走行させるモータＭ３を駆動す
るドライバDRV３および記録ヘツドを構成する
ドツト記録ワイヤのソレノイドSDを駆動するド
ライバDRV４が接続されるとともに、第２のマ
イクロプロセツサμP２のバスＢ４を介して第２
のマイクロプロセツサμP２、メモリROM２、メ
モリRAM２および割込み信号発生回路IRCT２
が接続されている。ここで、メモリROM２には
第２のマイクロプロセツサμP２の動作プログラ
ム、文字や記号のコードデータなどが格納されて
いる。RAM２には第２のマイクロプロセツサμP
２に固有のエリアと第３のマイクロプロセツサ
μP３と共有するエリアとが設けられていて、固
有エリアにはRAM２の共通エリアに格納されて
いる演算データを各タナログ入力信号に割り当て
られた所定の色でドツト記録するための第２のマ
イクロプロセツサμP２による演算結果が記録デ
ータとして一時的に格納され、共有エリアには第
３のマイクロプロセツサμP３から記録条件デー
タおよび記録コマンドが転移格納されるとともに
RAM２の共通エリアに格納されている演算デー
タが転送されて一時的に格納される。なお、割込
み信号発生回路IRCT２からは第３のマイクロプ
ロセツサμP３に割込み信号IR２が送出される。
すなわち、第２のマイクロプロセツサμP２は記
録ブロツクを制御する。
力ポートである。入出力ポートIO２には、例え
ば幅方向に染め分けられたカラーリボンとこのカ
ラーリボンの各色帯に対応するように設けられた
複数のドツト記録ワイヤとの組み合せによりアナ
ログ入力信号に対応した所定の色により記録紙に
多色ドツト記録を行う記録ヘツドが搭載されたキ
ヤリツジを記録紙の送り方向と直交する方向にラ
スタースキヤンさせるモータＭ１を駆動するドラ
イバDRV１、記録紙を走行させるモータＭ２を
駆動するドライバDRV２、記録ヘツドを構成す
るインクリボンを走行させるモータＭ３を駆動す
るドライバDRV３および記録ヘツドを構成する
ドツト記録ワイヤのソレノイドSDを駆動するド
ライバDRV４が接続されるとともに、第２のマ
イクロプロセツサμP２のバスＢ４を介して第２
のマイクロプロセツサμP２、メモリROM２、メ
モリRAM２および割込み信号発生回路IRCT２
が接続されている。ここで、メモリROM２には
第２のマイクロプロセツサμP２の動作プログラ
ム、文字や記号のコードデータなどが格納されて
いる。RAM２には第２のマイクロプロセツサμP
２に固有のエリアと第３のマイクロプロセツサ
μP３と共有するエリアとが設けられていて、固
有エリアにはRAM２の共通エリアに格納されて
いる演算データを各タナログ入力信号に割り当て
られた所定の色でドツト記録するための第２のマ
イクロプロセツサμP２による演算結果が記録デ
ータとして一時的に格納され、共有エリアには第
３のマイクロプロセツサμP３から記録条件デー
タおよび記録コマンドが転移格納されるとともに
RAM２の共通エリアに格納されている演算デー
タが転送されて一時的に格納される。なお、割込
み信号発生回路IRCT２からは第３のマイクロプ
ロセツサμP３に割込み信号IR２が送出される。
すなわち、第２のマイクロプロセツサμP２は記
録ブロツクを制御する。
IO３は第３のマイクロプロセツサμP３の入出
力ポートである。入出力ポートIO３には、キー
ボードインタフエースKIを介して入力信号の種
類、測定範囲、記録範囲、警報の設定値、記録紙
の送り速度等を設定するためのキーボードKBが
接続され、測定に関連した情報をデジタル表示す
る表示器DPがドライバDRV５を介して接続さ
れ、ドライバDRV６を介して内部出力リレーRL
および出力端子OTが接続され、外箱出力リレー
イタフエースERIを介して外箱出力リレー制御信
号コネクタETが接続され、リモート制御インタ
フエースRCIを介してリモート制御用入力端子
RTが接続されている。また、入出力ポートIO３
には、第３のマイクロプロセツサμP３のバスＢ
５を介して第３のマイクロプロセツサμP３、メ
モリROMP３、メモリRAM１、RAM２、RAM
３および制御信号デコード回路SUCT１、SUCT
２が接続されている。メモリROM３には、第３
のマイクロプロセツサμP３の動作プログラム、
四則演算、統計処理などのプログラムが格納され
ている。RAM３には、キーボードKBから入力
される測定条件データ、記録条件データ、演算対
象となる測定データ、それらの演算結果、表示器
DPで表示される表示データなどが一時的に格納
される。なお、制御信号デコード回路SUCT１か
らは第１のマイクロプロセツサμP１にホールド
要求信号HOLD１および割込み信号SUIR１が送
出され、制御信号デコード回路SUCT２から第２
のマイクロプロセツサμP２にホールド要求信号
HOLD２および割込み信号SUIR２が送出され
る。すなわち、第３のマイクロプロセツサμP３
は、測定ブロツクおよび記録ブロツク以外の共通
ブロツクを制御する。
力ポートである。入出力ポートIO３には、キー
ボードインタフエースKIを介して入力信号の種
類、測定範囲、記録範囲、警報の設定値、記録紙
の送り速度等を設定するためのキーボードKBが
接続され、測定に関連した情報をデジタル表示す
る表示器DPがドライバDRV５を介して接続さ
れ、ドライバDRV６を介して内部出力リレーRL
および出力端子OTが接続され、外箱出力リレー
イタフエースERIを介して外箱出力リレー制御信
号コネクタETが接続され、リモート制御インタ
フエースRCIを介してリモート制御用入力端子
RTが接続されている。また、入出力ポートIO３
には、第３のマイクロプロセツサμP３のバスＢ
５を介して第３のマイクロプロセツサμP３、メ
モリROMP３、メモリRAM１、RAM２、RAM
３および制御信号デコード回路SUCT１、SUCT
２が接続されている。メモリROM３には、第３
のマイクロプロセツサμP３の動作プログラム、
四則演算、統計処理などのプログラムが格納され
ている。RAM３には、キーボードKBから入力
される測定条件データ、記録条件データ、演算対
象となる測定データ、それらの演算結果、表示器
DPで表示される表示データなどが一時的に格納
される。なお、制御信号デコード回路SUCT１か
らは第１のマイクロプロセツサμP１にホールド
要求信号HOLD１および割込み信号SUIR１が送
出され、制御信号デコード回路SUCT２から第２
のマイクロプロセツサμP２にホールド要求信号
HOLD２および割込み信号SUIR２が送出され
る。すなわち、第３のマイクロプロセツサμP３
は、測定ブロツクおよび記録ブロツク以外の共通
ブロツクを制御する。
このように構成された装置の動作について説明
する。
する。
第１のマイクロプロセツサμP１は、メモリ
RAM１の第３のマイクロプロセツサμP３との共
有エリアに格納されている測定条件データおよび
測定コマンドに基づいてスキヤナSC１，SC２、
増幅器PA１，PA２およびＡ／Ｄ変換器AD１，
AD２を制御する。入力端子IT１に加えられるア
ナログ入力信号はスキヤナSC１で選択されて増
幅器PA１に加えられ、増幅器PA１で予め設定さ
れた測定レンジに基づいて増幅された後Ａ／Ｄ変
換器AD１に加えられてデジタル信号に変換され
る。また、入力端子IT２に加えられるアナログ
入力信号はスキヤナSC２で選択されて増幅器PA
２に加えられ、増幅器PA２で予め設定された測
定レンジに基づいて増幅された後Ａ／Ｄ変換器
AD２に加えられてデジタル信号に変換される。
これら２系統の動作は並列的に行われる。
RAM１の第３のマイクロプロセツサμP３との共
有エリアに格納されている測定条件データおよび
測定コマンドに基づいてスキヤナSC１，SC２、
増幅器PA１，PA２およびＡ／Ｄ変換器AD１，
AD２を制御する。入力端子IT１に加えられるア
ナログ入力信号はスキヤナSC１で選択されて増
幅器PA１に加えられ、増幅器PA１で予め設定さ
れた測定レンジに基づいて増幅された後Ａ／Ｄ変
換器AD１に加えられてデジタル信号に変換され
る。また、入力端子IT２に加えられるアナログ
入力信号はスキヤナSC２で選択されて増幅器PA
２に加えられ、増幅器PA２で予め設定された測
定レンジに基づいて増幅された後Ａ／Ｄ変換器
AD２に加えられてデジタル信号に変換される。
これら２系統の動作は並列的に行われる。
第１のマイクロプロセツサμP１は、このよう
にして変換されデジタル信号に対して、キヤリブ
レーシヨン演算、リニアライズ演算、基準接点補
償演算、スケーリング演算、ドツト記録位置演
算、アラーム演算などの所定の演算を行い、それ
らの演算結果をメモリRAM１の第３のマイクロ
プロセツサμP３との共有エリアに格納する。
にして変換されデジタル信号に対して、キヤリブ
レーシヨン演算、リニアライズ演算、基準接点補
償演算、スケーリング演算、ドツト記録位置演
算、アラーム演算などの所定の演算を行い、それ
らの演算結果をメモリRAM１の第３のマイクロ
プロセツサμP３との共有エリアに格納する。
１測定周期の演算終了後、第３のマイクロプロ
セツサμP３はこれらの演算データを記録コマン
ドとともにメモリRAM２の共有エリアに格納す
る。
セツサμP３はこれらの演算データを記録コマン
ドとともにメモリRAM２の共有エリアに格納す
る。
第２のマイクロプロセツサμP２は、メモリ
RAM２に格納されたこれらのデータに基づき、
各モータＭ１，Ｍ２，Ｍ３およびソレノイドSD
を制御して所望のドツト記録を得る。
RAM２に格納されたこれらのデータに基づき、
各モータＭ１，Ｍ２，Ｍ３およびソレノイドSD
を制御して所望のドツト記録を得る。
さらに、第３のマイクロプロセツサμP３は、
前述の測定データを表示する表示器DP、測定条
件、アラーム条件、記録条件などの設定を行うキ
ーボードKB、内部出力リレーRL、外箱出力リ
レー、リモートスタート／ストツプなどのリモー
ト入力制御などを行う。
前述の測定データを表示する表示器DP、測定条
件、アラーム条件、記録条件などの設定を行うキ
ーボードKB、内部出力リレーRL、外箱出力リ
レー、リモートスタート／ストツプなどのリモー
ト入力制御などを行う。
なお、これら各マイクロプロセツサμP１〜μP
３の動作は並列的に行われる。
３の動作は並列的に行われる。
第２図はこのような一連の動作を示すタイミン
グチヤートであり、ａはＡ／Ｄ変換の期間を示
し、ｂは割込み信号発生回路IRCT１から第３の
マイクロプロセツサμP３に送出される割込み信
号IR１を示し、ｃは第３のマイクロプロセツサ
μP３から第１のマイクロプロセツサμP１に送出
されるホールド要求信号HOLD１を示し、ｄは
メモリRAM１の共有エリアへのアクセスタイミ
ングを示し、ｅは第３のマイクロプロセツサμP
３から第１のマイクロプロセツサμP１に送出さ
れる割込み信号SUIR１を示し、ｆはＡ／Ｄ変換
のスタートのタイミングを示し、ｇは記録動作の
期間を示し、ｈは割込み信号発生回路IRCT２か
ら第３のマイクロプロセツサμP３に送出される
割込み信号IR２を示し、ｉは第３のマイクロプ
ロセツサμP３から第２のマイクロプロセツサμP
２に送出されるホールド要求信号HOLD２を示
し、ｊはメモリRAM２の共有エリアへのアクセ
スタイミングを示し、ｋは第３のマイクロプロセ
ツサμP３から第２のマイクロプロセツサμP２に
送出される割込み信号SUIR２を示している。
グチヤートであり、ａはＡ／Ｄ変換の期間を示
し、ｂは割込み信号発生回路IRCT１から第３の
マイクロプロセツサμP３に送出される割込み信
号IR１を示し、ｃは第３のマイクロプロセツサ
μP３から第１のマイクロプロセツサμP１に送出
されるホールド要求信号HOLD１を示し、ｄは
メモリRAM１の共有エリアへのアクセスタイミ
ングを示し、ｅは第３のマイクロプロセツサμP
３から第１のマイクロプロセツサμP１に送出さ
れる割込み信号SUIR１を示し、ｆはＡ／Ｄ変換
のスタートのタイミングを示し、ｇは記録動作の
期間を示し、ｈは割込み信号発生回路IRCT２か
ら第３のマイクロプロセツサμP３に送出される
割込み信号IR２を示し、ｉは第３のマイクロプ
ロセツサμP３から第２のマイクロプロセツサμP
２に送出されるホールド要求信号HOLD２を示
し、ｊはメモリRAM２の共有エリアへのアクセ
スタイミングを示し、ｋは第３のマイクロプロセ
ツサμP３から第２のマイクロプロセツサμP２に
送出される割込み信号SUIR２を示している。
まず、測定ブロツクにおいて、前回のスキヤン
に関連したＡ／Ｄ変換AD（ｎ−１）が終了する
と、第１のマイクロプロセツサμP１から第３の
マイクロプロセツサμP３に割込み信号IR１が送
出される。第３のマイクロプロセツサμP３はこ
の割込み信号IR１を受けると第１のマイクロプ
ロセツサμP１にホールド要求信号HOLD１を送
出する。第１のマイクロプロセツサμP１はホー
ルド要求信号HOLD１を受けてバスＢ３を解放
し、第３のマイクロプロセツサμP３によるメモ
リRAM１の共有エリアのアクセスを可能にす
る。第３のマイクロプロセツサμP３はメモリ
RAM１の共有エリアに今回のスキヤンに関連し
たＡ／Ｄ変換AD(n)の測定コマンドを格納すると
ともに前回（ｎ−１）のスキヤンにおける測定デ
ータを格納する。第３のマイクロプロセツサμP
３はメモリRAM１の共通エリアへのアクセスが
完了すると、ホールド要求を解除して第１のマイ
クロプロセツサμP１に割込み信号SUIR１を送出
する。第１のマイクロプロセツサμP１はこの割
込み信号SUIR１を受けることによつて今回のス
キヤンＡ／Ｄ変換AD(n)を開始する。
に関連したＡ／Ｄ変換AD（ｎ−１）が終了する
と、第１のマイクロプロセツサμP１から第３の
マイクロプロセツサμP３に割込み信号IR１が送
出される。第３のマイクロプロセツサμP３はこ
の割込み信号IR１を受けると第１のマイクロプ
ロセツサμP１にホールド要求信号HOLD１を送
出する。第１のマイクロプロセツサμP１はホー
ルド要求信号HOLD１を受けてバスＢ３を解放
し、第３のマイクロプロセツサμP３によるメモ
リRAM１の共有エリアのアクセスを可能にす
る。第３のマイクロプロセツサμP３はメモリ
RAM１の共有エリアに今回のスキヤンに関連し
たＡ／Ｄ変換AD(n)の測定コマンドを格納すると
ともに前回（ｎ−１）のスキヤンにおける測定デ
ータを格納する。第３のマイクロプロセツサμP
３はメモリRAM１の共通エリアへのアクセスが
完了すると、ホールド要求を解除して第１のマイ
クロプロセツサμP１に割込み信号SUIR１を送出
する。第１のマイクロプロセツサμP１はこの割
込み信号SUIR１を受けることによつて今回のス
キヤンＡ／Ｄ変換AD(n)を開始する。
一方、記録ブロツクにおいて、前前回のスキヤ
ン分の記録動作が終了すると、第２のマイクロプ
ロセツサμP２から第３のマイクロプロセツサμP
３に割込み信号IR２が送出される。第３のマイ
クロプロセツサμP３はこの割込み信号IR２を受
けると第２のマイクロプロセツサμP２にホール
ド要求信号HOLD２を送出する。第２のマイク
ロプロセツサμP２はホールド要求信号HOLD２
を受けてバスＢ４を解放し、第３のマイクロプロ
セツサμP３によるメモリRAM２の共有エリアの
アクセスを可能にする。第３のマイクロプロセツ
サμP３はメモリRAM２の共有エリアに前回のス
キヤン（ｎ−１）の測定データとその記録に関連
した記録コマンドを格納する。第３のマイクロプ
ロセツサμP３はメモリRAM２の共通エリアへの
アクセスが完了するとホールド要求を解除し、第
２のマイクロプロセツサμP２に割込み信号SUIR
２を送出する。第２のマイクロプロセツサμP２
はこの割込み信号SUIR２を受けることによつて
前回のスキヤン（ｎ−１）おける測定データの記
録を開始する。
ン分の記録動作が終了すると、第２のマイクロプ
ロセツサμP２から第３のマイクロプロセツサμP
３に割込み信号IR２が送出される。第３のマイ
クロプロセツサμP３はこの割込み信号IR２を受
けると第２のマイクロプロセツサμP２にホール
ド要求信号HOLD２を送出する。第２のマイク
ロプロセツサμP２はホールド要求信号HOLD２
を受けてバスＢ４を解放し、第３のマイクロプロ
セツサμP３によるメモリRAM２の共有エリアの
アクセスを可能にする。第３のマイクロプロセツ
サμP３はメモリRAM２の共有エリアに前回のス
キヤン（ｎ−１）の測定データとその記録に関連
した記録コマンドを格納する。第３のマイクロプ
ロセツサμP３はメモリRAM２の共通エリアへの
アクセスが完了するとホールド要求を解除し、第
２のマイクロプロセツサμP２に割込み信号SUIR
２を送出する。第２のマイクロプロセツサμP２
はこの割込み信号SUIR２を受けることによつて
前回のスキヤン（ｎ−１）おける測定データの記
録を開始する。
このように構成することにより、本実施例では
１系統のＡ／Ｄ変換系統で30チヤンネルのアナロ
グ入力信号を取り込み、２系統で60チヤンネル／
２秒の測定記録速度を得ている。
１系統のＡ／Ｄ変換系統で30チヤンネルのアナロ
グ入力信号を取り込み、２系統で60チヤンネル／
２秒の測定記録速度を得ている。
なお、上記実施例では測定ブロツクに２系統の
Ａ／Ｄ変換系統を設ける例を示したが、これに限
るものではなく、測定チヤンネル数に応じて系統
を増減すればよい。
Ａ／Ｄ変換系統を設ける例を示したが、これに限
るものではなく、測定チヤンネル数に応じて系統
を増減すればよい。
また、上位通信インタフエースを設けることに
より、データ収録ターミナルとして用いることも
できる。
より、データ収録ターミナルとして用いることも
できる。
（発明の効果）
以上説明したように、本発明によれば、より多
数のアナログ入力信号をより高速で安定に記録で
きる多点記録装置が実現でき、実用上の効果は大
きい。
数のアナログ入力信号をより高速で安定に記録で
きる多点記録装置が実現でき、実用上の効果は大
きい。
第１図は本発明の一実施例を示す構成説明図、
第２図は第１図の動作を説明するためのタイミン
グチヤートである。 IT１，IT２……入力端子、SC１，SC２……ス
キヤナ、PA１，PA２……増幅器、AD１，AD
２……Ａ／Ｄ変換器、Ｂ１〜Ｂ５……バス、IO
１〜IO３……入出力ポート、μP１〜μP３……マ
イクロプロセツサ、ROM１〜ROM３，RAM１
〜RAM３……メモリ、IRCT１，IRCT２……割
込み信号発生回路、SUCT１，SUCT２……制御
信号デコード回路。
第２図は第１図の動作を説明するためのタイミン
グチヤートである。 IT１，IT２……入力端子、SC１，SC２……ス
キヤナ、PA１，PA２……増幅器、AD１，AD
２……Ａ／Ｄ変換器、Ｂ１〜Ｂ５……バス、IO
１〜IO３……入出力ポート、μP１〜μP３……マ
イクロプロセツサ、ROM１〜ROM３，RAM１
〜RAM３……メモリ、IRCT１，IRCT２……割
込み信号発生回路、SUCT１，SUCT２……制御
信号デコード回路。
Claims (1)
- 【特許請求の範囲】 １ スキヤナから選択的に送出されるアナログ入
力信号をデジタル信号に変換してその大きさをデ
ジタル表示するとともにドツトパターンによりア
ナログ的に記録する多点記録装置において、 第１のマイクロプロセツサにより制御される測
定ブロツクと、第２のマイクロプロセツサにより
制御される記録ブロツクと、第３のマイクロプロ
セツサにより制御されるその他の共通ブロツクと
で構成され、 第１のマイクロプロセツサは第３のマイクロプ
ロセツサと共有するメモリエリアに第３のマイク
ロプロセツサから格納される測定コマンドに基づ
いて各チヤンネルの測定データに対する各チヤン
ネルに固有の演算を行いその演算結果を第３のマ
イクロプロセツサと共有するメモリエリアに格納
し、 第３のマイクロプロセツサは記録コマンドおよ
び第１のマイクロプロセツサと共有するメモリエ
リアに格納された演算結果を第２のマイクロプロ
セツサと共有するメモリエリアに格納するととも
に第１のマイクロプロセツサおよび第２のマイク
ロプロセツサの並列動作、測定条件の設定表示、
各チヤンネルの測定データ相互間の演算、外部出
力を含む制御を行い、 第２のマイクロプロセツサは第３のマイクロプ
ロセツサと共有するメモリエリアに格納された演
算結果および記録コマンドに従つてドツト記録の
ための制御を行うことを特徴とする多点記録装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61255380A JPS63109326A (ja) | 1986-10-27 | 1986-10-27 | 多点記録装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61255380A JPS63109326A (ja) | 1986-10-27 | 1986-10-27 | 多点記録装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63109326A JPS63109326A (ja) | 1988-05-14 |
| JPH0541926B2 true JPH0541926B2 (ja) | 1993-06-25 |
Family
ID=17277959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61255380A Granted JPS63109326A (ja) | 1986-10-27 | 1986-10-27 | 多点記録装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63109326A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60225026A (ja) * | 1984-04-23 | 1985-11-09 | Yokogawa Hokushin Electric Corp | 多点記録装置 |
-
1986
- 1986-10-27 JP JP61255380A patent/JPS63109326A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63109326A (ja) | 1988-05-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |