JPH0546730B2 - - Google Patents
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- JPH0546730B2 JPH0546730B2 JP59215831A JP21583184A JPH0546730B2 JP H0546730 B2 JPH0546730 B2 JP H0546730B2 JP 59215831 A JP59215831 A JP 59215831A JP 21583184 A JP21583184 A JP 21583184A JP H0546730 B2 JPH0546730 B2 JP H0546730B2
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- Japan
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- circuit
- output
- signal
- voltage controlled
- phase
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4904—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using self-synchronising codes, e.g. split-phase codes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/046—Speed or phase control by synchronisation signals using special codes as synchronising signal using a dotting sequence
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/10—Arrangements for initial synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデイジタル通信装置の受信装置に利用
される。本発明は、スプリツトフエーズ方式の復
調回路で受信された信号の中から同期用のタイミ
ング信号を抽出するデイジタル位相同期回路
（DPLL）に関する。
される。本発明は、スプリツトフエーズ方式の復
調回路で受信された信号の中から同期用のタイミ
ング信号を抽出するデイジタル位相同期回路
（DPLL）に関する。
スプリツトフエーズ方式の復調回路では、受信
された信号の中から初期同期をとるために、デー
タの送信に先立つて「０」と「１」との繰り返し
信号が送出される。これをドツテイング（DOT）
という。
された信号の中から初期同期をとるために、デー
タの送信に先立つて「０」と「１」との繰り返し
信号が送出される。これをドツテイング（DOT）
という。
従来このドツテイングによつて初期同期をとる
方法は、アナログによる方法と、デイジタルによ
る方法とが用いられている。アナログによる方法
は、ドツテイングが送出されている期間に発生す
るビツトレイトの1/2の周波数成分を検出し、こ
の成分によつてタイミング信号を正規のタイミン
グに引き込んで同期をとる。
方法は、アナログによる方法と、デイジタルによ
る方法とが用いられている。アナログによる方法
は、ドツテイングが送出されている期間に発生す
るビツトレイトの1/2の周波数成分を検出し、こ
の成分によつてタイミング信号を正規のタイミン
グに引き込んで同期をとる。
しかし、この方法では、回路が複雑になり、
LSI化がむずかしい欠点がある。
LSI化がむずかしい欠点がある。
デイジタルによる方法はLSI化がしやすい。そ
の一例を第３図に示す。第３図は、スプリツトフ
エーズ信号Ａの中から同期用のタイミング信号Ｂ
を抽出する回路であつて、デイジタル電圧制御発
振回路３の出力再生クロツクf2と、微分回路１に
よつて得られた信号とを位相比較器２によつて位
相制御を行いスプリツトフエーズ信号Ａの変化点
に再生クロツクf2の立下りが一致するようにデイ
ジタルVCO３の制御を行う。
の一例を第３図に示す。第３図は、スプリツトフ
エーズ信号Ａの中から同期用のタイミング信号Ｂ
を抽出する回路であつて、デイジタル電圧制御発
振回路３の出力再生クロツクf2と、微分回路１に
よつて得られた信号とを位相比較器２によつて位
相制御を行いスプリツトフエーズ信号Ａの変化点
に再生クロツクf2の立下りが一致するようにデイ
ジタルVCO３の制御を行う。
この位相制御動作を第４図に示す。第４図にお
いて、ドツテイングの期間をDOTで示す。この
期間が初期期間同期をとるための位相制御動作を
しているところである。
いて、ドツテイングの期間をDOTで示す。この
期間が初期期間同期をとるための位相制御動作を
しているところである。
同期式では各データの位置とフレーム同期信号
（WS）できめている。この方式では、フレーム
同期信号（WS）以後のデータの中に「１」ある
いは「０」が連続する場合には、再生クロツクの
立下りにくるべきスプリツトフエーズ信号Ａの変
化点が180゜ずれた所にも現われてしまい、事実上
修正動作を行わない。実際には変換回路４とフレ
ーム同期信号検出回路５とによつて得られたフレ
ーム同期信号検出出力Ｄによつてフレーム同期信
号が受信されたならば修正動作を行わないように
微分回路１を制御して、再生クロツクに生ずるジ
ツタの影響を除去している。
（WS）できめている。この方式では、フレーム
同期信号（WS）以後のデータの中に「１」ある
いは「０」が連続する場合には、再生クロツクの
立下りにくるべきスプリツトフエーズ信号Ａの変
化点が180゜ずれた所にも現われてしまい、事実上
修正動作を行わない。実際には変換回路４とフレ
ーム同期信号検出回路５とによつて得られたフレ
ーム同期信号検出出力Ｄによつてフレーム同期信
号が受信されたならば修正動作を行わないように
微分回路１を制御して、再生クロツクに生ずるジ
ツタの影響を除去している。
この従来例回路については、BSTJ58巻１号
（1979年１月号）第141〜143頁に詳しい記述があ
る。
（1979年１月号）第141〜143頁に詳しい記述があ
る。
しかし、フレーム同期信号WS以後のDATAに
「１」あるいは「０」が連続したとき再生クロツ
クf2とスプリツトフエーズ信号Ａとの位相がスプ
リツトフエーズ信号のボーレートとデイジタル電
圧制御発振回路に供給するクロツクの微妙な周波
数差によつて、ずれてゆく欠点がある。
「１」あるいは「０」が連続したとき再生クロツ
クf2とスプリツトフエーズ信号Ａとの位相がスプ
リツトフエーズ信号のボーレートとデイジタル電
圧制御発振回路に供給するクロツクの微妙な周波
数差によつて、ずれてゆく欠点がある。
このためデイジタルデータ制御発振回路に供給
するクロツクの精度を上げるために高価なクリス
タルを必要としたり、フレーム長を長くすること
ができないなどの欠点があつた。
するクロツクの精度を上げるために高価なクリス
タルを必要としたり、フレーム長を長くすること
ができないなどの欠点があつた。
本発明は上記問題点を解決するものであり、特
にLSI化がしやすいデイジタル回路による構成
で、デイジタル電圧制御発振回路（DVCO）に
供給するクロツクの精度を上げるための高価なク
リスタルを不要にし、フレーム長を長くすること
ができるスプリツトフエーズ方式のタイミング信
号を抽出するデユアルフリケンジ位相同期回路を
提供することを目的としている。
にLSI化がしやすいデイジタル回路による構成
で、デイジタル電圧制御発振回路（DVCO）に
供給するクロツクの精度を上げるための高価なク
リスタルを不要にし、フレーム長を長くすること
ができるスプリツトフエーズ方式のタイミング信
号を抽出するデユアルフリケンジ位相同期回路を
提供することを目的としている。
本発明は、入力するスプリツトフエーズ信号の
変化点を検出する微分回路と、電圧制御発振回路
と、この電圧制御発振回路の出力と上記微分回路
の出力とを入力とする位相比較器とを備え、この
位相比較器の出力が上記電圧制御発振回路の制御
入力に接続され、上記電圧制御発振回路の出力か
ら同期用のタイミング信号を得る位相同期回路に
おいて、上記電圧制御発振回路は、上記同期用の
タイミング信号の２倍の周波数を発振するように
設定され、この電圧制御発振回路の出力にその発
振出力を２分周する分周回路を設け、上記タイミ
ング信号の出力端子はこの分周回路の出力に接続
され、上記位相比較器の入力にはこの分周回路の
出力と上記電圧制御発振回路の出力とを選択して
入力する選択回路と、初期同期時には上記分周回
路の出力を選択し、同期が成立した後は上記電圧
制御発振回路の出力を選択するように上記選択回
路を制御する制御手段とを備えたことを特徴とす
る。
変化点を検出する微分回路と、電圧制御発振回路
と、この電圧制御発振回路の出力と上記微分回路
の出力とを入力とする位相比較器とを備え、この
位相比較器の出力が上記電圧制御発振回路の制御
入力に接続され、上記電圧制御発振回路の出力か
ら同期用のタイミング信号を得る位相同期回路に
おいて、上記電圧制御発振回路は、上記同期用の
タイミング信号の２倍の周波数を発振するように
設定され、この電圧制御発振回路の出力にその発
振出力を２分周する分周回路を設け、上記タイミ
ング信号の出力端子はこの分周回路の出力に接続
され、上記位相比較器の入力にはこの分周回路の
出力と上記電圧制御発振回路の出力とを選択して
入力する選択回路と、初期同期時には上記分周回
路の出力を選択し、同期が成立した後は上記電圧
制御発振回路の出力を選択するように上記選択回
路を制御する制御手段とを備えたことを特徴とす
る。
この制御手段は、上記タイミング信号を取り込
み入力するスプリツトフエーズ信号をNRZ信号
に変換する変換回路と、この変換回路の出力から
フレーム同期信号を検出するフレーム同期信号検
出回路とを含む構成が望ましい。
み入力するスプリツトフエーズ信号をNRZ信号
に変換する変換回路と、この変換回路の出力から
フレーム同期信号を検出するフレーム同期信号検
出回路とを含む構成が望ましい。
この回路では、初期同期時には正規の周波数の
タイミング信号を用いて同期をとり、一旦同期が
成立すると、以後は位相比較器に与える周波数を
２倍の周波数に変更して、その同期精度を高くす
る。
タイミング信号を用いて同期をとり、一旦同期が
成立すると、以後は位相比較器に与える周波数を
２倍の周波数に変更して、その同期精度を高くす
る。
第１図は本発明実施例装置のブロツク構成図で
ある。スプリツトフエーズ信号Ａは、微分回路１
とスプリツトフエーズ信号からノンリターンツゼ
ロ信号への変換回路４に入力する。微分回路１の
出力は位相比較器２を介してデジタル電圧制御発
振回路VCO３に入力する。スプリツトフエーズ
信号からノンリターンツゼロ信号への変換回路４
の出力は、フレーム同期信号検出回路５を介して
セレクタ６に入力する。デジタル電圧制御発振回
路３の出力（f1）は直接および1/2分周回路７を
介してそれぞれセレクタ６に入力する。セレクタ
６の出力は前記位相比較器２に入力する。上記1/
２分周回路７の出力は同期用のタイミング信号
（再生クロツク信号f2）Ｂ出力であり、上記スプ
リツトフエーズ信号からノンリターンツゼロ信号
への変換回路４に入力する。
ある。スプリツトフエーズ信号Ａは、微分回路１
とスプリツトフエーズ信号からノンリターンツゼ
ロ信号への変換回路４に入力する。微分回路１の
出力は位相比較器２を介してデジタル電圧制御発
振回路VCO３に入力する。スプリツトフエーズ
信号からノンリターンツゼロ信号への変換回路４
の出力は、フレーム同期信号検出回路５を介して
セレクタ６に入力する。デジタル電圧制御発振回
路３の出力（f1）は直接および1/2分周回路７を
介してそれぞれセレクタ６に入力する。セレクタ
６の出力は前記位相比較器２に入力する。上記1/
２分周回路７の出力は同期用のタイミング信号
（再生クロツク信号f2）Ｂ出力であり、上記スプ
リツトフエーズ信号からノンリターンツゼロ信号
への変換回路４に入力する。
本発明は第１図に示すようにスプリツトフエー
ズ信号Ａのビツトレートの２倍の周波数の再生ク
ロツクf1（Ｅ）を発生するデイジタル電圧制御発
振回路３と、その1/2分周の再生クロツク信号f2
（Ｂ）を発生する分周回路７を有し、上記デイジ
タル電圧制御発振回路３を制御して再生クロツク
信号の立下りまたは立上りを入力スプリツトフエ
ーズ信号の変化点に選択的に同期させるようにし
た。すなわち、この位相比較器２にはスプリツト
フエーズ信号の微分回路１の出力と、再生クロツ
ク信号f1，f2のどちらか一方を選択するセレクタ
６の出力とが入力する。このセレクタ６を制御す
ることによつてフレーム同期信号WSの同期検索
時には再生クロツク信号f2を、フレーム同期信号
WSが受信されたならば２倍の再生クロツク信号
f1に切替えて、位相比較器２に入力する再生クロ
ツク信号の立下りにスプリツトフエーズ信号SPL
の変化点が一致するようにした。第２図にこの動
作のタイミングチヤートを示す。第２図により、
フレーム同期信号WSが受信されて再生クロツク
信号がf1に切替えられると、連続して「１」が到
来しても再生クロツク信号f1の立下りにスプリツ
トフエーズ信号SPLの変化点が一致していること
がわかる。これによつて従来のように180゜ずれた
所にスプリツトフエーズ信号の変化点が生ずるこ
とがないので、修正動作を継続して行うことがで
きる。また同期用のタイミング信号となる分周用
再生クロツク信号f2は、デイジタル電圧制御発振
回路３の再生クロツク信号f1を1/2分周したもの
なので、フレーム同期信号WSの同時検索時に得
られたドツテイング（DOT）の位相情報をその
ままフレーム同期信号WSの受信完了後も保持し
ながら２倍の周波数の再生クロツク信号f1の修正
動作により同期用のタイミング信号f2も修正され
る。
ズ信号Ａのビツトレートの２倍の周波数の再生ク
ロツクf1（Ｅ）を発生するデイジタル電圧制御発
振回路３と、その1/2分周の再生クロツク信号f2
（Ｂ）を発生する分周回路７を有し、上記デイジ
タル電圧制御発振回路３を制御して再生クロツク
信号の立下りまたは立上りを入力スプリツトフエ
ーズ信号の変化点に選択的に同期させるようにし
た。すなわち、この位相比較器２にはスプリツト
フエーズ信号の微分回路１の出力と、再生クロツ
ク信号f1，f2のどちらか一方を選択するセレクタ
６の出力とが入力する。このセレクタ６を制御す
ることによつてフレーム同期信号WSの同期検索
時には再生クロツク信号f2を、フレーム同期信号
WSが受信されたならば２倍の再生クロツク信号
f1に切替えて、位相比較器２に入力する再生クロ
ツク信号の立下りにスプリツトフエーズ信号SPL
の変化点が一致するようにした。第２図にこの動
作のタイミングチヤートを示す。第２図により、
フレーム同期信号WSが受信されて再生クロツク
信号がf1に切替えられると、連続して「１」が到
来しても再生クロツク信号f1の立下りにスプリツ
トフエーズ信号SPLの変化点が一致していること
がわかる。これによつて従来のように180゜ずれた
所にスプリツトフエーズ信号の変化点が生ずるこ
とがないので、修正動作を継続して行うことがで
きる。また同期用のタイミング信号となる分周用
再生クロツク信号f2は、デイジタル電圧制御発振
回路３の再生クロツク信号f1を1/2分周したもの
なので、フレーム同期信号WSの同時検索時に得
られたドツテイング（DOT）の位相情報をその
ままフレーム同期信号WSの受信完了後も保持し
ながら２倍の周波数の再生クロツク信号f1の修正
動作により同期用のタイミング信号f2も修正され
る。
なお、同期が確立するまでは２倍の周波数の再
生クロツク信号f1についてもドツテイングの位相
情報がそのまま再現できるのではなく、180゜の不
確定性が生じている。したがつて、DOT期間中
は1/2分周のタイミングで同期引き込みを行つて、
その不確定性が解消したところで、２倍の周波数
のクロツクでデータの引き込みを行うように制御
する。
生クロツク信号f1についてもドツテイングの位相
情報がそのまま再現できるのではなく、180゜の不
確定性が生じている。したがつて、DOT期間中
は1/2分周のタイミングで同期引き込みを行つて、
その不確定性が解消したところで、２倍の周波数
のクロツクでデータの引き込みを行うように制御
する。
また、フレーム同期信号が検出された後のデー
タ信号中に１、０が交互に連続して現れる場合
は、再生クロツクの立下がりにスプリツトフエー
ズ信号の変化点が必ず現れるように再生クロツク
信号f1を制御する。
タ信号中に１、０が交互に連続して現れる場合
は、再生クロツクの立下がりにスプリツトフエー
ズ信号の変化点が必ず現れるように再生クロツク
信号f1を制御する。
以上説明したように、本発明のデユアルフリケ
ンシのデイジタル位相同期回路を用いれば、フレ
ーム同期信号（WS）が検出された後のデータに
「１」あるいは「０」が連続して続いた場合でも、
正しい修正動作を行うことができる効果がある。
本発明の回路ではLSI化しやすいデイジタル構成
でデイジタル電圧制御発振回路に供給するクロツ
クの精度を上げるための高価なクリスタルを必要
とせず、フレーム長を長くすることができるな
ど、スプリツトフエーズ方式の受信信号から正し
いタイミング信号を抽出することができる。
ンシのデイジタル位相同期回路を用いれば、フレ
ーム同期信号（WS）が検出された後のデータに
「１」あるいは「０」が連続して続いた場合でも、
正しい修正動作を行うことができる効果がある。
本発明の回路ではLSI化しやすいデイジタル構成
でデイジタル電圧制御発振回路に供給するクロツ
クの精度を上げるための高価なクリスタルを必要
とせず、フレーム長を長くすることができるな
ど、スプリツトフエーズ方式の受信信号から正し
いタイミング信号を抽出することができる。
第１図は本発明によるデイジタル的に同期用タ
イミング信号を抽出する実施例装置のブロツク構
成図。第２図は第１図に所要のタイミングチヤー
ト。第３図は同期用のタイミング信号をデイジタ
ル的に抽出する従来例装置のブロツク構成図。第
４図は第３図に所要のタイミングチヤート。 １…微分回路、２…位相比較器、３…デイジタ
ル電圧制御発振回路、４…スプリツトフエーズ信
号からノンリターンツゼロ信号への（SPL→
NRZ）変換回路、５…フレーム同期信号（WS）
検出回路、６…セレクタ、７…1/2分周回路、Ａ
…スプリツトフエーズ信号（SPL）、Ｂ…同期用
のタイミング信号（再生クロツク信号f2）、Ｃ…
SPLより交換されたNRZ信号、Ｄ…フレーム同
期信号検出出力、Ｅ…受信信号のビツトレイトの
２倍の周波数の再生クロツク信号f1。
イミング信号を抽出する実施例装置のブロツク構
成図。第２図は第１図に所要のタイミングチヤー
ト。第３図は同期用のタイミング信号をデイジタ
ル的に抽出する従来例装置のブロツク構成図。第
４図は第３図に所要のタイミングチヤート。 １…微分回路、２…位相比較器、３…デイジタ
ル電圧制御発振回路、４…スプリツトフエーズ信
号からノンリターンツゼロ信号への（SPL→
NRZ）変換回路、５…フレーム同期信号（WS）
検出回路、６…セレクタ、７…1/2分周回路、Ａ
…スプリツトフエーズ信号（SPL）、Ｂ…同期用
のタイミング信号（再生クロツク信号f2）、Ｃ…
SPLより交換されたNRZ信号、Ｄ…フレーム同
期信号検出出力、Ｅ…受信信号のビツトレイトの
２倍の周波数の再生クロツク信号f1。
Claims (1)
- 【特許請求の範囲】 １ 入力するスプリツトフエーズ信号の変化点を
検出する微分回路と、 電圧制御発振回路と、 この電圧制御発振回路の出力と上記微分回路の
出力とを入力とする位相比較器と を備え、 この位相比較器の出力が上記電圧制御発振回路
の制御入力に接続され、 上記電圧制御発振回路の出力から同期用のタイ
ミング信号を得る位相同期回路において、 上記電圧制御発振回路は、上記同期用のタイミ
ング信号の２倍の周波数を発振するように設定さ
れ、 この電圧制御発振回路の出力にその発振出力を
２分周する分周回路を設け、上記タイミング信号
の出力端子はこの分周回路の出力に接続され、 上記位相比較器の入力にはこの分周回路の出力
と上記電圧制御発振回路の出力とを選択して入力
する選択回路と、 初期同期時には上記分周回路の出力を選択し、
同期が成立した後は上記電圧制御発振回路の出力
を選択するように上記選択回路を制御する制御手
段と を備えたことを特徴とするる位相同期回路。 ２ 制御手段には、 タイミング信号を取り込み入力するスプリツト
フエーズ信号をNRZ信号に変換する変換回路と、 この変換回路の出力からフレーム同期信号を検
出するフレーム同期信号検出回路と を含む特許請求の範囲第１項に記載の位相同期回
路。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59215831A JPS6194429A (ja) | 1984-10-15 | 1984-10-15 | 位相同期回路 |
| CA000492859A CA1242029A (en) | 1984-10-15 | 1985-10-11 | Timing recovery circuit for manchester coded data |
| DE8585113025T DE3568925D1 (en) | 1984-10-15 | 1985-10-14 | Timing recovery circuit for manchester coded data |
| EP85113025A EP0178622B1 (en) | 1984-10-15 | 1985-10-14 | Timing recovery circuit for manchester coded data |
| US06/787,419 US4661965A (en) | 1984-10-15 | 1985-10-15 | Timing recovery circuit for manchester coded data |
| AU48708/85A AU575207B2 (en) | 1984-10-15 | 1985-10-15 | Timing recovery circuit for manchester coded data |
| SG87/91A SG8791G (en) | 1984-10-15 | 1991-02-18 | Timing recovery circuit for manchester coded data |
| HK195/91A HK19591A (en) | 1984-10-15 | 1991-03-14 | Timing recovery circuit for manchester coded data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59215831A JPS6194429A (ja) | 1984-10-15 | 1984-10-15 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6194429A JPS6194429A (ja) | 1986-05-13 |
| JPH0546730B2 true JPH0546730B2 (ja) | 1993-07-14 |
Family
ID=16678982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59215831A Granted JPS6194429A (ja) | 1984-10-15 | 1984-10-15 | 位相同期回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4661965A (ja) |
| EP (1) | EP0178622B1 (ja) |
| JP (1) | JPS6194429A (ja) |
| AU (1) | AU575207B2 (ja) |
| CA (1) | CA1242029A (ja) |
| DE (1) | DE3568925D1 (ja) |
| HK (1) | HK19591A (ja) |
| SG (1) | SG8791G (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AR242878A1 (es) * | 1986-11-27 | 1993-05-31 | Siemens Ag | Disposicion de circuito para derivar una senal de reloj auxiliar de datos a partir de la frecuencia y/o de la fase de reloj de una senal digital sincronica o plesiocronica. |
| GB2200518A (en) * | 1987-01-30 | 1988-08-03 | Crystalate Electronics | Data pulse timing |
| US4787095A (en) * | 1987-03-03 | 1988-11-22 | Advanced Micro Devices, Inc. | Preamble search and synchronizer circuit |
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