JPH0547992B2 - - Google Patents
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- Publication number
- JPH0547992B2 JPH0547992B2 JP57009689A JP968982A JPH0547992B2 JP H0547992 B2 JPH0547992 B2 JP H0547992B2 JP 57009689 A JP57009689 A JP 57009689A JP 968982 A JP968982 A JP 968982A JP H0547992 B2 JPH0547992 B2 JP H0547992B2
- Authority
- JP
- Japan
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- transistor
- electrode
- gate
- diodes
- thyristor
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/72—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region
- H03K17/73—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region for DC voltages or currents
- H03K17/732—Measures for enabling turn-off
Landscapes
- Thyristors (AREA)
- Thyristor Switches And Gates (AREA)
Description
【発明の詳細な説明】
本発明はオフ時の過電圧から保護されるGTO
（ゲートターンオフ）サイリスタに関する。
（ゲートターンオフ）サイリスタに関する。
ダイオード・トランジスタあるいはサイリスタ
を過電圧から保護するために、抵抗およびコンデ
ンサからなるスナバ回路を並列に接続することは
よく知られている。しかしGTOサイリスタの場
合には、スナバ回路によつてオフ時に発生する過
電圧から保護しようとすると大きな抵抗およびコ
ンデンサを用いなければならない。
を過電圧から保護するために、抵抗およびコンデ
ンサからなるスナバ回路を並列に接続することは
よく知られている。しかしGTOサイリスタの場
合には、スナバ回路によつてオフ時に発生する過
電圧から保護しようとすると大きな抵抗およびコ
ンデンサを用いなければならない。
例えば電圧約2500Vで約1000Aの電流を1kHzな
いし10kHzで制御するGTOサイリスタのスナバ回
路では、通常のサイリスタで0.5μF程度で済むコ
ンデンサに4μF程度のものを必要とし、抵抗の消
費電力も100Wから数百Ｗに増大する。従つて大
きな場所と高い費用を必要とする。これはGTO
サイリスタの大きな通電電流を強制的に遮断する
機能に由来するものである。
いし10kHzで制御するGTOサイリスタのスナバ回
路では、通常のサイリスタで0.5μF程度で済むコ
ンデンサに4μF程度のものを必要とし、抵抗の消
費電力も100Wから数百Ｗに増大する。従つて大
きな場所と高い費用を必要とする。これはGTO
サイリスタの大きな通電電流を強制的に遮断する
機能に由来するものである。
本発明はこれに対し、オフ時に発生する過電圧
からコンパクトに構成できる回路により低い費用
で保護されるGTOサイリスタを提供することを
目的とする。
からコンパクトに構成できる回路により低い費用
で保護されるGTOサイリスタを提供することを
目的とする。
この目的は、ゲート電極に隣接する主電極にト
ランジスタのコレクタが接続されさらに前記ゲー
ト電極と前記トランジスタのエミツタとの間に複
数の直列接続されたダイオードが接続され、前記
ダイオードのえん層電圧の和が前記ゲート電極−
主電極間のえん層電圧と前記トランジスタのコレ
クタ−エミツタ間飽和電圧との和より大であるこ
とによつて達成される。
ランジスタのコレクタが接続されさらに前記ゲー
ト電極と前記トランジスタのエミツタとの間に複
数の直列接続されたダイオードが接続され、前記
ダイオードのえん層電圧の和が前記ゲート電極−
主電極間のえん層電圧と前記トランジスタのコレ
クタ−エミツタ間飽和電圧との和より大であるこ
とによつて達成される。
以下図を引用して本発明について説明する。第
１図はGTOサイリスタ１に接続された保護回路
を示し、サイリスタ１のカソードＫにトランジス
タ２がコレクタによつて接続され、トランジスタ
２のエミツタＥとサイリスタ１のゲートG0の間
には２個直列のダイオード３，４が接続されてい
る。この場合、各ダイオード３，４のえん層電圧
の和がGTOサイリスタ１のゲート電極、カソー
ド電極間のえん層電圧とトランジスタ２のコレク
タ、エミツタ飽和電圧との和より大きくなるよう
にしておく。そのために必要であればダイオード
は３個以上直列にしてもよい。このGTOサイリ
スタを点弧するには、ゲートG0に接続されたゲ
ート端子Ｇにゲート電流を供給すると同時に、ト
ランジスタ２のベースＢにベース電流を供給す
る。ダイオード３，４のえん層電圧の和が上記の
ようにGTOサイリスタ１のゲート電極、カソー
ド電極間のえん層電圧とトランジスタ２のコレク
タ、エミツタ飽和電圧の和より大きいので、電極
Ｇからのゲート電流がダイオード３，４の回路へ
流れることなく、サイリスタのゲートG0に導か
れて点弧に役立つ。このGTOサイリスタ１を遮
断するには、トランジスタ２のベース電流を切れ
ばよく、それによりトランジスタ２は遮断され、
主電流はゲートG0よりダイオード３，４へ電流iB
となつて流れる。すなわちGTOサイリスタのタ
ーンオフ時には主電流は第２図ｂに示すようにＩ
がすべてゲートG0に流れる電流iBとして転流す
る。
１図はGTOサイリスタ１に接続された保護回路
を示し、サイリスタ１のカソードＫにトランジス
タ２がコレクタによつて接続され、トランジスタ
２のエミツタＥとサイリスタ１のゲートG0の間
には２個直列のダイオード３，４が接続されてい
る。この場合、各ダイオード３，４のえん層電圧
の和がGTOサイリスタ１のゲート電極、カソー
ド電極間のえん層電圧とトランジスタ２のコレク
タ、エミツタ飽和電圧との和より大きくなるよう
にしておく。そのために必要であればダイオード
は３個以上直列にしてもよい。このGTOサイリ
スタを点弧するには、ゲートG0に接続されたゲ
ート端子Ｇにゲート電流を供給すると同時に、ト
ランジスタ２のベースＢにベース電流を供給す
る。ダイオード３，４のえん層電圧の和が上記の
ようにGTOサイリスタ１のゲート電極、カソー
ド電極間のえん層電圧とトランジスタ２のコレク
タ、エミツタ飽和電圧の和より大きいので、電極
Ｇからのゲート電流がダイオード３，４の回路へ
流れることなく、サイリスタのゲートG0に導か
れて点弧に役立つ。このGTOサイリスタ１を遮
断するには、トランジスタ２のベース電流を切れ
ばよく、それによりトランジスタ２は遮断され、
主電流はゲートG0よりダイオード３，４へ電流iB
となつて流れる。すなわちGTOサイリスタのタ
ーンオフ時には主電流は第２図ｂに示すようにＩ
がすべてゲートG0に流れる電流iBとして転流す
る。
このため第２図ａに示すような通常のGTOサ
イリスタのターンオフ時に見られる過電圧による
主電流Ｉがエミツタ層５の中央部に集中する現象
が阻止され、オフ時に発生する過電圧によるター
ンオフ損失が起こりにくく、素子自体のオフ時の
過電圧耐量が向上する。従つて従来のスナバ回路
が省略できる。
イリスタのターンオフ時に見られる過電圧による
主電流Ｉがエミツタ層５の中央部に集中する現象
が阻止され、オフ時に発生する過電圧によるター
ンオフ損失が起こりにくく、素子自体のオフ時の
過電圧耐量が向上する。従つて従来のスナバ回路
が省略できる。
この保護回路に用いられるトランジスタ２に
は、上述の容量のGTOサイリスタに対してコレ
クタ、エミツタ間電圧VOEが10〜20V程度のパワ
ートランジスタを用いればよく、ダイオード３，
４は耐圧10V程度でよいため低い費用ですみ、占
有容積も小さい。しかもこのような保護回路は
GTOサイリスタと一体化することもできる。以
下の各図において端子の符号は第１図の中に記入
された端子符号に対応する。
は、上述の容量のGTOサイリスタに対してコレ
クタ、エミツタ間電圧VOEが10〜20V程度のパワ
ートランジスタを用いればよく、ダイオード３，
４は耐圧10V程度でよいため低い費用ですみ、占
有容積も小さい。しかもこのような保護回路は
GTOサイリスタと一体化することもできる。以
下の各図において端子の符号は第１図の中に記入
された端子符号に対応する。
第３図はダイオード３，４のみを一体化した例
で、GTOサイリスタ１のＰベース層６に設けら
れたゲート電極７の上にダイオードチツプ８を二
つ重ねてろう付し、上面のカソード電極９に端子
Ｅを接続する。さらにゲート電極７およびエミツ
タ層５に設けられたカソード電極１０にそれぞれ
端子ＧおよびＫを接続する。このサイリスタチツ
プ１を容器内に収容し、上記の各端子Ｅ，Ｇ，Ｋ
におよびアノード端子Ａを鎖線１１で象徴した容
器から外に引き出し、端子Ｅと端子Ｋとの間にパ
ワートランジスタ２を外付けすれば第１図の回路
が完成する。
で、GTOサイリスタ１のＰベース層６に設けら
れたゲート電極７の上にダイオードチツプ８を二
つ重ねてろう付し、上面のカソード電極９に端子
Ｅを接続する。さらにゲート電極７およびエミツ
タ層５に設けられたカソード電極１０にそれぞれ
端子ＧおよびＫを接続する。このサイリスタチツ
プ１を容器内に収容し、上記の各端子Ｅ，Ｇ，Ｋ
におよびアノード端子Ａを鎖線１１で象徴した容
器から外に引き出し、端子Ｅと端子Ｋとの間にパ
ワートランジスタ２を外付けすれば第１図の回路
が完成する。
第４図はさらにパワートランジスタ２も一体化
したもので、カソード電極１０の上にトランジス
タチツプ１２のコレクタ電極１３をろう付し、そ
のエミツタ電極１４とダイオードチツプ８のカソ
ード電極９とに共通に端子Ｅを接続する。端子
Ｇ，Ｅおよびトランジスタチツプ１２のベース端
子Ｂを容器１１から引き出す。
したもので、カソード電極１０の上にトランジス
タチツプ１２のコレクタ電極１３をろう付し、そ
のエミツタ電極１４とダイオードチツプ８のカソ
ード電極９とに共通に端子Ｅを接続する。端子
Ｇ，Ｅおよびトランジスタチツプ１２のベース端
子Ｂを容器１１から引き出す。
第５図は二つのダイオードのうちの一つを
GTOサイリスタと同一のチツプに内蔵せしめた
もので、Ｐベース層とその中に設けられたＮ領域
１５との間に一つのダイオードが形成され、その
電極１６を介してもう一つのダイオードチツプ８
が接続されている。このダイオードチツプ８のカ
ソード側に接続された端子Ｅと端子Ｋとの間にパ
ワートランジスタ２を外付けする。この場合端子
Ｇからのゲート電流が二つのダイオードを介して
流れないことをさらに確実にするために、Ｎ領域
１５の拡散深さをＮエミツタ層５の拡散深さより
浅くし、内蔵ダイオードのオン抵抗を高くするこ
とも有効である。
GTOサイリスタと同一のチツプに内蔵せしめた
もので、Ｐベース層とその中に設けられたＮ領域
１５との間に一つのダイオードが形成され、その
電極１６を介してもう一つのダイオードチツプ８
が接続されている。このダイオードチツプ８のカ
ソード側に接続された端子Ｅと端子Ｋとの間にパ
ワートランジスタ２を外付けする。この場合端子
Ｇからのゲート電流が二つのダイオードを介して
流れないことをさらに確実にするために、Ｎ領域
１５の拡散深さをＮエミツタ層５の拡散深さより
浅くし、内蔵ダイオードのオン抵抗を高くするこ
とも有効である。
以上述べたように本発明はGTOサイリスタの
ターンオフ時に主電極に電流集中が生じることに
よつて素子破壊を招く現象を、ターンオフ時にゲ
ート回路に接続されたダイオードを通じて主電流
を転流することによつて阻止するもので、低い費
用で大きな抵抗およびコンデンサを必要とするス
ナバ回路を省略することができ、コスト的にも占
有空間の面からも得られる効果は極めて大きい。
ターンオフ時に主電極に電流集中が生じることに
よつて素子破壊を招く現象を、ターンオフ時にゲ
ート回路に接続されたダイオードを通じて主電流
を転流することによつて阻止するもので、低い費
用で大きな抵抗およびコンデンサを必要とするス
ナバ回路を省略することができ、コスト的にも占
有空間の面からも得られる効果は極めて大きい。
第１図は本発明の一実施例を示す回路図、第２
図は本発明によるGTOサイリスタターンオフ時
の主電流の転流現象の説明図で、ａは本発明を実
施しない時、ｂは本発明の実施時の状況を示す
GTOサイリスタの要部断面図、第３図は本発明
による構成の一実施例を示す要部断面図、第４
図、第５図はそれぞれ異なる実施例を示す要部断
面図である。 １……GTOサイリスタ、２，１２……トラン
ジスタ、３，４，８……ダイオード。
図は本発明によるGTOサイリスタターンオフ時
の主電流の転流現象の説明図で、ａは本発明を実
施しない時、ｂは本発明の実施時の状況を示す
GTOサイリスタの要部断面図、第３図は本発明
による構成の一実施例を示す要部断面図、第４
図、第５図はそれぞれ異なる実施例を示す要部断
面図である。 １……GTOサイリスタ、２，１２……トラン
ジスタ、３，４，８……ダイオード。
Claims (1)
- １ ゲート電極に隣接する主電極にトランジスタ
のコレクタが接続されさらに前記ゲート電極と前
記トランジスタのエミツタとの間に複数の直列接
続されたダイオードが接続され、前記ダイオード
のえん層電圧の和が前記ゲート電極−主電極間の
えん層電圧と前記トランジスタのコレクタ−エミ
ツタ間飽和電圧との和より大であることを特徴と
するGTOサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57009689A JPS58127376A (ja) | 1982-01-25 | 1982-01-25 | Ｇｔｏサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57009689A JPS58127376A (ja) | 1982-01-25 | 1982-01-25 | Ｇｔｏサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58127376A JPS58127376A (ja) | 1983-07-29 |
| JPH0547992B2 true JPH0547992B2 (ja) | 1993-07-20 |
Family
ID=11727179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57009689A Granted JPS58127376A (ja) | 1982-01-25 | 1982-01-25 | Ｇｔｏサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58127376A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60163759U (ja) * | 1984-04-05 | 1985-10-30 | 株式会社明電舎 | ゲ−トタ−ンオフサイリスタ |
| JPS6130257U (ja) * | 1984-07-27 | 1986-02-24 | 株式会社明電舎 | 圧接形半導体装置 |
| JPS6130259U (ja) * | 1984-07-27 | 1986-02-24 | 株式会社明電舎 | 圧接形半導体装置 |
| JPS6130258U (ja) * | 1984-07-27 | 1986-02-24 | 株式会社明電舎 | 圧接形半導体装置 |
| JPS63122270A (ja) * | 1986-11-12 | 1988-05-26 | Toshiba Components Kk | サイリスタ |
| JP2760984B2 (ja) * | 1987-02-26 | 1998-06-04 | 株式会社東芝 | 絶縁ゲート型サイリスタ |
-
1982
- 1982-01-25 JP JP57009689A patent/JPS58127376A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58127376A (ja) | 1983-07-29 |
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