JPH0548010B2 - - Google Patents
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- JPH0548010B2 JPH0548010B2 JP58173735A JP17373583A JPH0548010B2 JP H0548010 B2 JPH0548010 B2 JP H0548010B2 JP 58173735 A JP58173735 A JP 58173735A JP 17373583 A JP17373583 A JP 17373583A JP H0548010 B2 JPH0548010 B2 JP H0548010B2
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- wiring
- resistance
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- network
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
-
- H—ELECTRICITY
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- H01C—RESISTORS
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- H01C1/16—Resistor networks not otherwise provided for
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Analogue/Digital Conversion (AREA)
- Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】
発明の技術分野
本発明は、抵抗ラダー回路網とデジタル入力に
応答して該回路網の合成抵抗値を変化させる複数
のスイツチとを備えるＡ／Ｄ変換器に関する。
応答して該回路網の合成抵抗値を変化させる複数
のスイツチとを備えるＡ／Ｄ変換器に関する。
従来技術と問題点
Ｒ−2R型Ｄ／Ａ変換器は第１図に概略構成の
一例を示すように、Ｒ−2R型抵抗ラダー回路網
RDとスイツチ郡SWG、それに出力電流を電圧に
変換するオペアンプOPで構成される。これは電
流駆動型であるが、他に電圧駆動型もある。ラダ
ー回路網RDは基準電圧Vrefとアース間に複数の
抵抗本例では５個の抵抗Ｒを直列に接続し、且つ
各接続点Ｐ１，Ｐ２，……からスイツチS0，S1，
……にかけて抵抗２Ｒを分岐接続したものであ
る。この回路では右端グランド側からみると、グ
ランドに落される２つのＲの抵抗値は２Ｒ、スイ
ツチS3へ接続される２つのＲの抵抗値も２Ｒ、そ
してこれらは並列であるから点Ｐ１から見た合成
抵抗はＲ、これが抵抗Ｒと直列なので合成抵抗は
２Ｒ、これがスイツチS2へ接続される２つのＲと
並列なので点Ｐ２から見た合計抵抗はＲ、以下同
様で本回路はＰ１，Ｐ２，……のどの点から見て
も２個の２Ｒが並列、従つて、合計抵抗はＲ、各
２Ｒへ流れる電流は同じでグランド側がら順次
ｉ，２ｉ，４ｉ，……となつている。スイツチ
S0，S1，……はｎビツト本例では４ビツトのデジ
タル入力の０、１に応じて左または右に切換わ
る。図示のように左側に切換わるとアンプOPの
反転入力−に、また右側に切換わると非反転入力
＋に接続され、Vrefからこれらの反転、非反転
入力に流入する電流値がスイツチの状態従つてデ
ジタル入力によつて決定され、一方は加算、他方
は非加算となるのでこれを電圧値に変換したアナ
ログ出力AOUTは上記デジタル入力のDA変換値と
なる。
一例を示すように、Ｒ−2R型抵抗ラダー回路網
RDとスイツチ郡SWG、それに出力電流を電圧に
変換するオペアンプOPで構成される。これは電
流駆動型であるが、他に電圧駆動型もある。ラダ
ー回路網RDは基準電圧Vrefとアース間に複数の
抵抗本例では５個の抵抗Ｒを直列に接続し、且つ
各接続点Ｐ１，Ｐ２，……からスイツチS0，S1，
……にかけて抵抗２Ｒを分岐接続したものであ
る。この回路では右端グランド側からみると、グ
ランドに落される２つのＲの抵抗値は２Ｒ、スイ
ツチS3へ接続される２つのＲの抵抗値も２Ｒ、そ
してこれらは並列であるから点Ｐ１から見た合成
抵抗はＲ、これが抵抗Ｒと直列なので合成抵抗は
２Ｒ、これがスイツチS2へ接続される２つのＲと
並列なので点Ｐ２から見た合計抵抗はＲ、以下同
様で本回路はＰ１，Ｐ２，……のどの点から見て
も２個の２Ｒが並列、従つて、合計抵抗はＲ、各
２Ｒへ流れる電流は同じでグランド側がら順次
ｉ，２ｉ，４ｉ，……となつている。スイツチ
S0，S1，……はｎビツト本例では４ビツトのデジ
タル入力の０、１に応じて左または右に切換わ
る。図示のように左側に切換わるとアンプOPの
反転入力−に、また右側に切換わると非反転入力
＋に接続され、Vrefからこれらの反転、非反転
入力に流入する電流値がスイツチの状態従つてデ
ジタル入力によつて決定され、一方は加算、他方
は非加算となるのでこれを電圧値に変換したアナ
ログ出力AOUTは上記デジタル入力のDA変換値と
なる。
Ｒ−2R型抵抗ラダー回路網RDの各抵抗には通
常拡散抵抗が使用される。第２図はそのレイアウ
トの一例で、１はそれぞれが抵抗値Ｒの拡散抵抗
である。各拡散抵抗１は短冊状に、そして全てが
略平行となる様に形成され、単体で用いれば抵抗
値Ｒ、２個直列に接続すれば抵抗値２Ｒの抵抗と
なる。２は２Ｒの抵抗を形成する配線（例えばア
ルミニウム）、３はＲと２Ｒの間を接続する配線、
４はＲ、Ｒ間を順次接続していく配線である。
常拡散抵抗が使用される。第２図はそのレイアウ
トの一例で、１はそれぞれが抵抗値Ｒの拡散抵抗
である。各拡散抵抗１は短冊状に、そして全てが
略平行となる様に形成され、単体で用いれば抵抗
値Ｒ、２個直列に接続すれば抵抗値２Ｒの抵抗と
なる。２は２Ｒの抵抗を形成する配線（例えばア
ルミニウム）、３はＲと２Ｒの間を接続する配線、
４はＲ、Ｒ間を順次接続していく配線である。
このレイアウトの欠点は、配線４に拡散層１と
平行な部分、つまり該拡散層の一端から他端に向
う部分が不可欠なため、例えば拡散層１上を矢印
Ａ方向に横切る他の配線層を形成することができ
ない点である。配線４との間に絶縁層を介在させ
れば矢印Ａ方向の他の配線を形成することができ
るが、これでは余り好ましくないアルミニウム２
層配線となり、またマスクを増加させる等の難点
がある。
平行な部分、つまり該拡散層の一端から他端に向
う部分が不可欠なため、例えば拡散層１上を矢印
Ａ方向に横切る他の配線層を形成することができ
ない点である。配線４との間に絶縁層を介在させ
れば矢印Ａ方向の他の配線を形成することができ
るが、これでは余り好ましくないアルミニウム２
層配線となり、またマスクを増加させる等の難点
がある。
発明の目的
本発明は上述した欠点をレイアウト的に、詳し
くは抵抗素子の形状を工夫することで解決しよう
とするものである。
くは抵抗素子の形状を工夫することで解決しよう
とするものである。
発明の構成
本発明は、複数の略同一形状の抵抗単位を梯子
状に組合せて分圧もしくは分流用の抵抗回路網を
構成する抵抗ラダー回路網と、 該抵抗ラダー回路網に接続され、デジタル入力
に応答して該抵抗ラダー回路網の合成抵抗値を変
化させる複数のスイツチとを具備したLSI等の多
層配線構造をもつＤ／Ａ変換器において、 前記複数の抵抗単位は矩形の抵抗形成領域内に
一列に並置され、且つ各抵抗単位の相互接続端お
よびスイツチへの接続端が該矩形の一辺側のみに
集まる様に各抵抗単位がＵ型もしくはＶ型形状に
形成されており、各抵抗単位の相互接続およびス
イツチへの接続が該一辺側のみで配線により行な
われており、該配線と同層の他の配線が前記抵抗
形成領域内の複数の抵抗単位上を通過しているこ
とを特徴とするが、以下図示の実施例を参照しな
がらこれを詳細に説明する。
状に組合せて分圧もしくは分流用の抵抗回路網を
構成する抵抗ラダー回路網と、 該抵抗ラダー回路網に接続され、デジタル入力
に応答して該抵抗ラダー回路網の合成抵抗値を変
化させる複数のスイツチとを具備したLSI等の多
層配線構造をもつＤ／Ａ変換器において、 前記複数の抵抗単位は矩形の抵抗形成領域内に
一列に並置され、且つ各抵抗単位の相互接続端お
よびスイツチへの接続端が該矩形の一辺側のみに
集まる様に各抵抗単位がＵ型もしくはＶ型形状に
形成されており、各抵抗単位の相互接続およびス
イツチへの接続が該一辺側のみで配線により行な
われており、該配線と同層の他の配線が前記抵抗
形成領域内の複数の抵抗単位上を通過しているこ
とを特徴とするが、以下図示の実施例を参照しな
がらこれを詳細に説明する。
発明の実施例
第３図は本発明の一実施例を示す平面パターン
図で、５はＵ字型の拡散抵抗である。この拡散抵
抗５は、１辺５Ａと他辺５Ｂ、並びに両者の一端
を接続する接続辺５Ｃを合計した直列抵抗値がＲ
である。接続辺５Ｃはアルミニウムなどの低抵抗
の配線層としてもよく、この場合は辺５Ａ，５Ｂ
の各抵抗値はＲ／２とする。Ｒ−２Ｒ型抵抗ラダ
ー回路の基本拡散抵抗ＲをＵ型とすると、接続点
は全て同一サイドに集めることができる。２〜４
は第２図と同様の配線であるが、いずれもＵ型拡
散抵抗の一側にあり、同一面でしかも辺５Ａ，５
Ｂに平行に走ることなく所要の抵抗端を接続して
いる。このようにすれば辺５Ａ，５Ｂ上を横切る
他の配線６を配線２〜４と同一レベルに形成する
ことが可能となり、チツプ面積の有効利用、集積
度の向上を図ることができる。
図で、５はＵ字型の拡散抵抗である。この拡散抵
抗５は、１辺５Ａと他辺５Ｂ、並びに両者の一端
を接続する接続辺５Ｃを合計した直列抵抗値がＲ
である。接続辺５Ｃはアルミニウムなどの低抵抗
の配線層としてもよく、この場合は辺５Ａ，５Ｂ
の各抵抗値はＲ／２とする。Ｒ−２Ｒ型抵抗ラダ
ー回路の基本拡散抵抗ＲをＵ型とすると、接続点
は全て同一サイドに集めることができる。２〜４
は第２図と同様の配線であるが、いずれもＵ型拡
散抵抗の一側にあり、同一面でしかも辺５Ａ，５
Ｂに平行に走ることなく所要の抵抗端を接続して
いる。このようにすれば辺５Ａ，５Ｂ上を横切る
他の配線６を配線２〜４と同一レベルに形成する
ことが可能となり、チツプ面積の有効利用、集積
度の向上を図ることができる。
尚、接続辺５Ｃは低抵抗配線層でも良いと述べ
たが、辺５Ａ，５ＢがそれぞれＲ／２であれば両
者を傾斜させてＶ字型に直結し、辺５Ｃを省くこ
ともできる。
たが、辺５Ａ，５ＢがそれぞれＲ／２であれば両
者を傾斜させてＶ字型に直結し、辺５Ｃを省くこ
ともできる。
ラダー回路網RD全体の面積は、例えば第２図
のレイアウトでＲ＝25KΩに設定するとした場
合、拡散層のシート抵抗をρs＝1KΩ／□（10μｍ
×10μｍ当り1KΩ）とすれば、拡散層の幅Ｗを
10μｍとしてその長さは250μｍとなる。従つて、
８ビツトのDACを構成する場合には拡散層の数
も25本になるので抵抗間の距離を6μとすると横
方向も400μｍ程度になり、かなりの面積（250μ
ｍ×400μｍ）をラダー回路網で占める。この場
合のスイツチ群SWGの面積はCMOSで100μｍ×
400μｍ程度であるので、その倍以上の広い面積
を持つラダー回路網RD上に他の配線を通すこと
ができれば可成りの集積度の向上が期待できる。
第３図の場合も面積には第２図と同様である。
のレイアウトでＲ＝25KΩに設定するとした場
合、拡散層のシート抵抗をρs＝1KΩ／□（10μｍ
×10μｍ当り1KΩ）とすれば、拡散層の幅Ｗを
10μｍとしてその長さは250μｍとなる。従つて、
８ビツトのDACを構成する場合には拡散層の数
も25本になるので抵抗間の距離を6μとすると横
方向も400μｍ程度になり、かなりの面積（250μ
ｍ×400μｍ）をラダー回路網で占める。この場
合のスイツチ群SWGの面積はCMOSで100μｍ×
400μｍ程度であるので、その倍以上の広い面積
を持つラダー回路網RD上に他の配線を通すこと
ができれば可成りの集積度の向上が期待できる。
第３図の場合も面積には第２図と同様である。
本発明は第４図に示す2n−Ｒ型Ｄ／Ａ変換器に
も適用できる。第４図で２Ｒ，４Ｒ，……2nＲは
抵抗、Ｓはその切替回路、Vrefは基準電圧、OP
はオペアンプ、Ｒはその帰還抵抗である。４Ｒ，
８Ｒ，……は２Ｒを構成したと同じ要領で構成で
きる。
も適用できる。第４図で２Ｒ，４Ｒ，……2nＲは
抵抗、Ｓはその切替回路、Vrefは基準電圧、OP
はオペアンプ、Ｒはその帰還抵抗である。４Ｒ，
８Ｒ，……は２Ｒを構成したと同じ要領で構成で
きる。
発明の効果
以上述べたように本発明によれば、Ｒ−２Ｒ型
抵抗ラダー回路網および2nＲ型抵抗ラダー回路網
の抵抗上層を、抵抗結線様の配線と同一レベルで
他の配線通過様に使用できるので、LSIの集積度
向上に役立つ利点がある。
抵抗ラダー回路網および2nＲ型抵抗ラダー回路網
の抵抗上層を、抵抗結線様の配線と同一レベルで
他の配線通過様に使用できるので、LSIの集積度
向上に役立つ利点がある。
第１図はＲ−２Ｒ型Ｄ／Ａ変換器の概略構成
図、第２図は従来のＲ−２Ｒ型抵抗ラダー回路網
のレイアウトを示す平面図、第３図は本発明の一
実施例を示す平面図、第４図は2n−Ｒ型Ｄ／Ａ変
換器の回路図である。 図中、２〜３は結線用配線、５は拡散抵抗であ
る。
図、第２図は従来のＲ−２Ｒ型抵抗ラダー回路網
のレイアウトを示す平面図、第３図は本発明の一
実施例を示す平面図、第４図は2n−Ｒ型Ｄ／Ａ変
換器の回路図である。 図中、２〜３は結線用配線、５は拡散抵抗であ
る。
Claims (1)
- 【特許請求の範囲】 １ 複数の略同一形状の抵抗単位を梯子状に組合
せて分圧もしくは分流用の抵抗回路網を構成する
抵抗ラダー回路網と、 該抵抗ラダー回路網に接続され、デジタル入力
に応答して該抵抗ラダー回路網の合成抵抗値を変
化させる複数のスイツチとを具備したLSI等の多
層配線構造をもつＤ／Ａ変換器において、 前記複数の抵抗単位は矩形の抵抗形成領域内に
一列に並置され、且つ各抵抗単位の相互接続端お
よびスイツチへの接続端が該矩形の一辺側のみに
集まる様に各抵抗単位がＵ型もしくはＶ型形状に
形成されており、各抵抗単位の相互接続およびス
イツチへの接続が該一辺側のみで配線により行な
われており、該配線と同層の他の配線が前記抵抗
形成領域内の複数の抵抗単位上を通過しているこ
とを特徴とするＤ／Ａ変換器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173735A JPS6065629A (ja) | 1983-09-20 | 1983-09-20 | 抵抗ラダ−回路網 |
| KR1019840005688A KR900004201B1 (ko) | 1983-09-20 | 1984-09-18 | 저항래더 회로망 |
| EP84306406A EP0136869B2 (en) | 1983-09-20 | 1984-09-19 | A resistance ladder network |
| DE8484306406T DE3468785D1 (en) | 1983-09-20 | 1984-09-19 | A resistance ladder network |
| US06/652,686 US4703302A (en) | 1983-09-20 | 1984-09-20 | Resistance ladder network |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173735A JPS6065629A (ja) | 1983-09-20 | 1983-09-20 | 抵抗ラダ−回路網 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6065629A JPS6065629A (ja) | 1985-04-15 |
| JPH0548010B2 true JPH0548010B2 (ja) | 1993-07-20 |
Family
ID=15966157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58173735A Granted JPS6065629A (ja) | 1983-09-20 | 1983-09-20 | 抵抗ラダ−回路網 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4703302A (ja) |
| EP (1) | EP0136869B2 (ja) |
| JP (1) | JPS6065629A (ja) |
| KR (1) | KR900004201B1 (ja) |
| DE (1) | DE3468785D1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5321382A (en) * | 1991-07-08 | 1994-06-14 | Nippondenso Co., Ltd. | Thermal type flow rate sensor |
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| US5208562A (en) * | 1991-10-07 | 1993-05-04 | Isp Technologies, Inc. | Bus terminator circuit having RC elements |
| JP3222507B2 (ja) * | 1991-10-16 | 2001-10-29 | 富士通株式会社 | 電圧減衰量の調節回路 |
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| US5551701A (en) * | 1992-08-19 | 1996-09-03 | Thrustmaster, Inc. | Reconfigurable video game controller with graphical reconfiguration display |
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| JP3678814B2 (ja) * | 1995-09-29 | 2005-08-03 | 日本バーブラウン株式会社 | 集積回路抵抗体アレイ |
| DE19601135C1 (de) * | 1996-01-13 | 1997-05-28 | Itt Ind Gmbh Deutsche | Halbleiterstruktur |
| US5977897A (en) * | 1996-12-31 | 1999-11-02 | Lucent Technologies Inc. | Resistor string with equal resistance resistors and converter incorporating the same |
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| JP2002246545A (ja) * | 2001-02-21 | 2002-08-30 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| DE102004003853B4 (de) * | 2004-01-26 | 2009-12-17 | Infineon Technologies Ag | Vorrichtung und Verfahren zur Kompensation von Piezo-Einflüssen auf eine integrierte Schaltungsanordnung |
| JP2007109912A (ja) * | 2005-10-14 | 2007-04-26 | Sony Corp | 半導体装置 |
| CN106484015A (zh) * | 2015-08-24 | 2017-03-08 | 瑞章科技有限公司 | 基准电压产生电路、及提供基准电压的方法 |
| US10735020B2 (en) | 2018-08-30 | 2020-08-04 | Texas Instruments Incorporated | Voltage detector |
| TWI663609B (zh) * | 2018-11-26 | 2019-06-21 | 致茂電子股份有限公司 | 電阻器 |
| TWI897434B (zh) * | 2024-05-23 | 2025-09-11 | 創意電子股份有限公司 | 電阻陣列電路、數位類比轉換器電路及其佈局方法 |
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| US4016483A (en) * | 1974-06-27 | 1977-04-05 | Rudin Marvin B | Microminiature integrated circuit impedance device including weighted elements and contactless switching means for fixing the impedance at a preselected value |
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-
1983
- 1983-09-20 JP JP58173735A patent/JPS6065629A/ja active Granted
-
1984
- 1984-09-18 KR KR1019840005688A patent/KR900004201B1/ko not_active Expired
- 1984-09-19 DE DE8484306406T patent/DE3468785D1/de not_active Expired
- 1984-09-19 EP EP84306406A patent/EP0136869B2/en not_active Expired
- 1984-09-20 US US06/652,686 patent/US4703302A/en not_active Expired - Lifetime
Also Published As
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