JPH054847B2 - - Google Patents
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- JPH054847B2 JPH054847B2 JP61263359A JP26335986A JPH054847B2 JP H054847 B2 JPH054847 B2 JP H054847B2 JP 61263359 A JP61263359 A JP 61263359A JP 26335986 A JP26335986 A JP 26335986A JP H054847 B2 JPH054847 B2 JP H054847B2
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- Japan
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- current
- transistor
- transistors
- collector
- terminal
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- 230000003321 amplification Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/56—Modifications of input or output impedances, not otherwise provided for
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は集積回路装置に用いて好適するトラ
ンジスタ差動増幅回路に関する。
ンジスタ差動増幅回路に関する。
（従来の技術）
従来の集積回路装置には第２図に示すトランジ
スタ差動増幅回路がよく用いられる。第２図にお
いて、１１，１２は第１及び第２の入力端子、１
３は電源電圧VCC端子、１４は電源電圧VEE端子、
１５は出力端子である。Ｑ１，Ｑ２は差動対
PNPトランジスタで、その各エミツタは共通接
続され、第１の電流源Ｉ１を介してVCC端子１３
に接続されている。Ｑ１のベースは第１の入力端
子１１に接続され、そのコレクタはVEE端子１４
に接続されている。Ｑ２のベースは第２の入力端
子１２に接続され、そのコレクタは出力端子１５
に接続されると共にトランジスタＱ３のコレクタ
に接続されている。
スタ差動増幅回路がよく用いられる。第２図にお
いて、１１，１２は第１及び第２の入力端子、１
３は電源電圧VCC端子、１４は電源電圧VEE端子、
１５は出力端子である。Ｑ１，Ｑ２は差動対
PNPトランジスタで、その各エミツタは共通接
続され、第１の電流源Ｉ１を介してVCC端子１３
に接続されている。Ｑ１のベースは第１の入力端
子１１に接続され、そのコレクタはVEE端子１４
に接続されている。Ｑ２のベースは第２の入力端
子１２に接続され、そのコレクタは出力端子１５
に接続されると共にトランジスタＱ３のコレクタ
に接続されている。
このトランジスタＱ３はトランジスタＱ４，Ｑ
５及び抵抗Ｒ１，Ｒ２（Ｒ１＝Ｒ２）と共にカレ
ントミラー回路を構成している。すなわち、Ｑ３
のエミツタは抵抗Ｒ１を介してVEE端子１４に接
続され、そのベースはＱ４のベースに接続されて
いる。Ｑ４のエミツタは抵抗Ｒ２を介してVEE端
子１４に接続され、そのコレクタは第２の電流源
Ｉ２を介してVCC端子１３に接続されると共にＱ
５のベースに接続されている。Ｑ５のコレクタは
VCC端子１３に接続され、そのエミツタはＱ３，
Ｑ４の共通ベースに接続されている。尚、第２の
電流源Ｉ２の電流値ibは第１の電流源Ｉ１の電流
値iaの1/2に設定されている。
５及び抵抗Ｒ１，Ｒ２（Ｒ１＝Ｒ２）と共にカレ
ントミラー回路を構成している。すなわち、Ｑ３
のエミツタは抵抗Ｒ１を介してVEE端子１４に接
続され、そのベースはＱ４のベースに接続されて
いる。Ｑ４のエミツタは抵抗Ｒ２を介してVEE端
子１４に接続され、そのコレクタは第２の電流源
Ｉ２を介してVCC端子１３に接続されると共にＱ
５のベースに接続されている。Ｑ５のコレクタは
VCC端子１３に接続され、そのエミツタはＱ３，
Ｑ４の共通ベースに接続されている。尚、第２の
電流源Ｉ２の電流値ibは第１の電流源Ｉ１の電流
値iaの1/2に設定されている。
上記構成のトランジスタ差動増幅回路は、第１
及び第２の入力端子１１，１２に供給される信号
Ｓ１，Ｓ２の差に応じて第１の電流値Ｉ１の出力
電流iaをトランジスタＱ１，Ｑ２に分配し、トラ
ンジスタＱ１，Ｑ２のコレクタ電流iC１，iC２を
それぞれ１／２ia＋α、１／２ia−αとする。ここでト ランジスタＱ３のコレクタ電流iC３は、第１の電
流値１１の１／２の電流を出力する第２の電流源Ｉ ２の出力電流ibがトランジスタＱ３，Ｑ４，Ｑ５
及び抵抗Ｒ１，Ｒ２からなるカレントミラー回路
によつて折返された値であるから、第１の電流源
Ｉ１の出力電流iaの1/2である。したがつて、出
力端子１５への出力電流ioutはトランジスタＱ２
のコレクタ電流iC２＝１／２ia−αからＱ３のコレ クタ電流iC３＝１／２iaを減算した値となり、出力 信号Soutは入力信号Ｓ１，Ｓ２の差に比例した
信号となる。
及び第２の入力端子１１，１２に供給される信号
Ｓ１，Ｓ２の差に応じて第１の電流値Ｉ１の出力
電流iaをトランジスタＱ１，Ｑ２に分配し、トラ
ンジスタＱ１，Ｑ２のコレクタ電流iC１，iC２を
それぞれ１／２ia＋α、１／２ia−αとする。ここでト ランジスタＱ３のコレクタ電流iC３は、第１の電
流値１１の１／２の電流を出力する第２の電流源Ｉ ２の出力電流ibがトランジスタＱ３，Ｑ４，Ｑ５
及び抵抗Ｒ１，Ｒ２からなるカレントミラー回路
によつて折返された値であるから、第１の電流源
Ｉ１の出力電流iaの1/2である。したがつて、出
力端子１５への出力電流ioutはトランジスタＱ２
のコレクタ電流iC２＝１／２ia−αからＱ３のコレ クタ電流iC３＝１／２iaを減算した値となり、出力 信号Soutは入力信号Ｓ１，Ｓ２の差に比例した
信号となる。
（発明が解決しようとする問題点）
しかしながら、上記構成によるトランジスタ差
動増幅回路は以下のような問題を有している。す
なわち、差動対トランジスタＱ１，Ｑ２の各電流
増幅率をβ、電流源Ｉ１，Ｉ２の電流値をそれぞ
れ2I0，I0とし、カレントミラー回路の誤差を無
視すると、トランジスタＱ１，Ｑ２のコレクタ電
流iC１，iC２は実際にはそれぞれ次式に示すよう
になる。
動増幅回路は以下のような問題を有している。す
なわち、差動対トランジスタＱ１，Ｑ２の各電流
増幅率をβ、電流源Ｉ１，Ｉ２の電流値をそれぞ
れ2I0，I0とし、カレントミラー回路の誤差を無
視すると、トランジスタＱ１，Ｑ２のコレクタ電
流iC１，iC２は実際にはそれぞれ次式に示すよう
になる。
iC2＝I0 …(1)
iC1＝2β／β＋１I0−iC2
＝2β／β＋１I0−I0
＝β−１／β＋１I0 …(2)
(1)，(2)式から明らかなように、差動対トランジ
スタＱ１，Ｑ２のコレクタ電流iC１，iC２はその
電流増幅率βが有限であるために平衡状態であつ
ても電流差が生じ、ここにオフセツトが発生する
と共に、Ｑ１，Ｑ２のベース電流によるいわゆる
入力バイアス電流が発生する。この入力バイアス
電流の存在は、差動増幅回路の実際の使用に際し
て、高抵抗値の使用や高利得の実現を制限してし
まう等の問題を生じる。特に、差動対トランジス
タＱ１，Ｑ２にPNPトランジスタを用いた場合
には、集積回路装置においてPNPトランジスタ
の電流増幅率をあまり大きくできない傾向にある
ため、上記問題がより顕著に現れる。
スタＱ１，Ｑ２のコレクタ電流iC１，iC２はその
電流増幅率βが有限であるために平衡状態であつ
ても電流差が生じ、ここにオフセツトが発生する
と共に、Ｑ１，Ｑ２のベース電流によるいわゆる
入力バイアス電流が発生する。この入力バイアス
電流の存在は、差動増幅回路の実際の使用に際し
て、高抵抗値の使用や高利得の実現を制限してし
まう等の問題を生じる。特に、差動対トランジス
タＱ１，Ｑ２にPNPトランジスタを用いた場合
には、集積回路装置においてPNPトランジスタ
の電流増幅率をあまり大きくできない傾向にある
ため、上記問題がより顕著に現れる。
この発明は上記問題を改善し、差動対トランジ
スタのオフセツト発生を防止すると共に、入力バ
イアス電流を抑圧することのできる、集積回路装
置に用いて好適なトランジスタ差動増幅回路を提
供することを目的とする。
スタのオフセツト発生を防止すると共に、入力バ
イアス電流を抑圧することのできる、集積回路装
置に用いて好適なトランジスタ差動増幅回路を提
供することを目的とする。
（問題点を解決するための手段）
この発明に係るトランジスタ差動増幅回路は、
互いに同一特性であり各制御電極に第１及び第２
の入力信号が供給され一方の被制御電極が共通接
続される第１及び第２のトランジスタと、この第
１及び第２のトランジスタの共通接続された被制
御電極に電流を供給する第１の電流源と、この第
１の電流源の電流値と所定の比を持つ電流を発生
する第２の電流源と、この第２の電流源の発生電
流を導出し前記第１及び第２のトランジスタと同
等の特性を有する第３のトランジスタと、この第
３のトランジスタの出力電流と同等の電流を前記
第２のトランジスタの他方の被制御電極に供給す
る第１のカレントミラー回路と、前記第３のトラ
ンジスタの制御電極に流れる電流と同等の電流を
前記第１及び第２のトランジスタの各制御電極に
供給する第２のカレントミラー回路とを具備し、
前記第２のトランジスタの他方の被制御電極から
出力電流を取出すようにして構成される。
互いに同一特性であり各制御電極に第１及び第２
の入力信号が供給され一方の被制御電極が共通接
続される第１及び第２のトランジスタと、この第
１及び第２のトランジスタの共通接続された被制
御電極に電流を供給する第１の電流源と、この第
１の電流源の電流値と所定の比を持つ電流を発生
する第２の電流源と、この第２の電流源の発生電
流を導出し前記第１及び第２のトランジスタと同
等の特性を有する第３のトランジスタと、この第
３のトランジスタの出力電流と同等の電流を前記
第２のトランジスタの他方の被制御電極に供給す
る第１のカレントミラー回路と、前記第３のトラ
ンジスタの制御電極に流れる電流と同等の電流を
前記第１及び第２のトランジスタの各制御電極に
供給する第２のカレントミラー回路とを具備し、
前記第２のトランジスタの他方の被制御電極から
出力電流を取出すようにして構成される。
（作用）
上記構成によるトランジスタ差動増幅回路は、
第２の電流源と第１のカレントミラー回路との間
に第１及び第２のトランジスタと同一特性の第３
のトランジスタを接続することにより、第１及び
第２のトランジスタの他方の被制御電極の電流差
を無くしてオフセツトを防止すると共に、第３の
トランジスタの制御電極に流れる電流と同等の電
流を第２のカレントミラー回路によつて第１及び
または第２のトランジスタの制御電極に流すこと
により、第１及び第２のトランジスタの制御電極
に流れる入力バイアス電流を打消すようにして抑
圧する。
第２の電流源と第１のカレントミラー回路との間
に第１及び第２のトランジスタと同一特性の第３
のトランジスタを接続することにより、第１及び
第２のトランジスタの他方の被制御電極の電流差
を無くしてオフセツトを防止すると共に、第３の
トランジスタの制御電極に流れる電流と同等の電
流を第２のカレントミラー回路によつて第１及び
または第２のトランジスタの制御電極に流すこと
により、第１及び第２のトランジスタの制御電極
に流れる入力バイアス電流を打消すようにして抑
圧する。
（実施例）
以下、第１図を参照してこの発明の一実施例を
説明する。
説明する。
第１図は第２図に示した回路にこの発明を適用
した場合の構成を示すもので、ここでは第２図と
同一部分には同一符号を付して示し、その説明を
省略する。尚、前記トランジスタＱ３，Ｑ４，Ｑ
５及び抵抗Ｒ１，Ｒ２（Ｒ１＝Ｒ２）で構成され
るカレントミラー回路を第１のカレントミラー回
路とする。
した場合の構成を示すもので、ここでは第２図と
同一部分には同一符号を付して示し、その説明を
省略する。尚、前記トランジスタＱ３，Ｑ４，Ｑ
５及び抵抗Ｒ１，Ｒ２（Ｒ１＝Ｒ２）で構成され
るカレントミラー回路を第１のカレントミラー回
路とする。
すなわち、前記第１及び第２の入力端子１１，
１２はそれぞれトランジスタＱ６，Ｑ７のコレク
タに接続される。トランジスタＱ６，Ｑ７はトラ
ンジスタＱ８，Ｑ９と共に第２のカレントミラー
回路を構成している。すなわち、Ｑ６，Ｑ７，Ｑ
８の各ベースは共通接続され、各エミツタはVEE
端子１４に接続され、Ｑ８のコレクタはＱ９のベ
ースに接続され、Ｑ９のコレクタはVCC端子１３
に接続され、そのエミツタはＱ６，Ｑ７，Ｑ８の
共通ベースに接続される。一方、前記トランジス
タＱ４のコレクタ及び第２の電流源Ｉ２間には
PNPトランジスタＱ１０が介在される。このト
ランジスタＱ１０は差動対トランジスタＱ１，Ｑ
２と同一特性のもので、そのエミツタは電流源Ｉ
２に接続され、そのコレクタはＱ４のコレクタに
接続され、そのベースはＱ８のコレクタに接続さ
れる。
１２はそれぞれトランジスタＱ６，Ｑ７のコレク
タに接続される。トランジスタＱ６，Ｑ７はトラ
ンジスタＱ８，Ｑ９と共に第２のカレントミラー
回路を構成している。すなわち、Ｑ６，Ｑ７，Ｑ
８の各ベースは共通接続され、各エミツタはVEE
端子１４に接続され、Ｑ８のコレクタはＱ９のベ
ースに接続され、Ｑ９のコレクタはVCC端子１３
に接続され、そのエミツタはＱ６，Ｑ７，Ｑ８の
共通ベースに接続される。一方、前記トランジス
タＱ４のコレクタ及び第２の電流源Ｉ２間には
PNPトランジスタＱ１０が介在される。このト
ランジスタＱ１０は差動対トランジスタＱ１，Ｑ
２と同一特性のもので、そのエミツタは電流源Ｉ
２に接続され、そのコレクタはＱ４のコレクタに
接続され、そのベースはＱ８のコレクタに接続さ
れる。
すなわち、このトランジスタ差動増幅回路は、
第２の電流源Ｉ２と第１のカレントミラー回路の
トランジスタＱ４との間に差動対トランジスタＱ
１，Ｑ２と同一特性のトランジスタＱ１０を接続
することにより、差動対トランジスタＱ１，Ｑ２
のコレクタ電流iC１，iC２の差をなくし、オフセ
ツトを防止している。また、トランジスタＱ１０
のベース電流と同等の電流を第２のカレントミラ
ー回路によつて差動対トランジスタＱ１，Ｑ２の
ベースに流すことにより、Ｑ１，Ｑ２のベースに
発生する入力バイアス電流を打消している。
第２の電流源Ｉ２と第１のカレントミラー回路の
トランジスタＱ４との間に差動対トランジスタＱ
１，Ｑ２と同一特性のトランジスタＱ１０を接続
することにより、差動対トランジスタＱ１，Ｑ２
のコレクタ電流iC１，iC２の差をなくし、オフセ
ツトを防止している。また、トランジスタＱ１０
のベース電流と同等の電流を第２のカレントミラ
ー回路によつて差動対トランジスタＱ１，Ｑ２の
ベースに流すことにより、Ｑ１，Ｑ２のベースに
発生する入力バイアス電流を打消している。
つまり、トランジスタＱ１，Ｑ２，Ｑ１０の電
流増幅率をβ、第１及び第２の電流源Ｉ１，Ｉ２
の各電流値をそれぞれ2I0，I0とし、第１及び第
２のカレントミラー回路の誤差を無視すると、ト
ランジスタＱ１，Ｑ２，Ｑ１０の各コレクタ電流
iC１，iC２，iC１０はそれぞれ次式のようにな
る。
流増幅率をβ、第１及び第２の電流源Ｉ１，Ｉ２
の各電流値をそれぞれ2I0，I0とし、第１及び第
２のカレントミラー回路の誤差を無視すると、ト
ランジスタＱ１，Ｑ２，Ｑ１０の各コレクタ電流
iC１，iC２，iC１０はそれぞれ次式のようにな
る。
iC10＝β／β＋１I0 …(3)
iC2＝iC10＝β／β＋１I0 …(4)
iC1＝2β／β＋１I0−iC2
＝2β／β＋１I0−β／β＋１I0
＝β／β＋１I0 …(5)
上式から明らかなように、トランジスタＱ１，
Ｑ２，Ｑ１０の各コレクタ電流iC１，iC２，iC１
０は同一となるので、オフセツトは発生しない。
Ｑ２，Ｑ１０の各コレクタ電流iC１，iC２，iC１
０は同一となるので、オフセツトは発生しない。
また、トランジスタＱ１，Ｑ２，Ｑ１０の各ベ
ース電流iB１，iB２，iB１０はそれぞれ次式の
ようになる。
ース電流iB１，iB２，iB１０はそれぞれ次式の
ようになる。
iB1＝iC1／β＝１／β＋１I0 …(6)
iB2＝iC2／β＝１／β＋１I0 …(7)
iB3＝iC3／β＝１／β＋１I0 …(8)
上式から明らかなように、トランジスタＱ１，
Ｑ２，Ｑ１０のベース電流は互いに等しいので、
トランジスタＱ１０のベース電流を第２のカレン
トミラー回路によつて差動対トランジスタＱ１，
Ｑ２のベースに折返すことにより、そのベース電
流を正確に打消すことができる。このため、入力
バイアス電流を完全に抑圧することができる。
Ｑ２，Ｑ１０のベース電流は互いに等しいので、
トランジスタＱ１０のベース電流を第２のカレン
トミラー回路によつて差動対トランジスタＱ１，
Ｑ２のベースに折返すことにより、そのベース電
流を正確に打消すことができる。このため、入力
バイアス電流を完全に抑圧することができる。
したがつて、上記のように構成したトランジス
タ差動増幅回路は、差動対トランジスタのオフセ
ツトを防止しかつ入力バイアス電流を抑圧するこ
とができるので、差動対トランジスタとして
PNPトランジスタを用いても弊害は生じない。
このため、集積回路装置には非常に有効な手段と
言えるものである。
タ差動増幅回路は、差動対トランジスタのオフセ
ツトを防止しかつ入力バイアス電流を抑圧するこ
とができるので、差動対トランジスタとして
PNPトランジスタを用いても弊害は生じない。
このため、集積回路装置には非常に有効な手段と
言えるものである。
以上のようにこの発明によれば、差動対トラン
ジスタのオフセツト発生を防止すると共に、入力
バイアス電流を抑圧することのできる、集積回路
装置に用いて好適なトランジスタ差動増幅回路を
提供することができる。
ジスタのオフセツト発生を防止すると共に、入力
バイアス電流を抑圧することのできる、集積回路
装置に用いて好適なトランジスタ差動増幅回路を
提供することができる。
第１図はこの発明に係るトランジスタ差動増幅
回路の一実施例を示す回路図、第２図は従来のト
ランジスタ差動増幅回路の構成を示す回路図であ
る。 １１，１２…入力端子、１３…電源電圧VCC端
子、１４…電源電圧VEE端子、１５…出力端子、
Ｓ１，Ｓ２…入力信号、Sout…出力信号、Ｑ１，
Ｑ２…差動対トランジスタ、Ｉ１，Ｉ２…電流
源。
回路の一実施例を示す回路図、第２図は従来のト
ランジスタ差動増幅回路の構成を示す回路図であ
る。 １１，１２…入力端子、１３…電源電圧VCC端
子、１４…電源電圧VEE端子、１５…出力端子、
Ｓ１，Ｓ２…入力信号、Sout…出力信号、Ｑ１，
Ｑ２…差動対トランジスタ、Ｉ１，Ｉ２…電流
源。
Claims (1)
- １ 互いに同一特性であり各制御電極に第１及び
第２の入力信号が供給され一方の被制御電極が共
通接続される第１及び第２のトランジスタと、こ
の第１及び第２のトランジスタの共通接続された
被制御電極に電流を供給する第１の電流源と、こ
の第１の電流源の電流値と所定の比を持つ電流を
発生する第２の電流源と、この第２の電流源の発
生電流を導出し前記第１及び第２のトランジスタ
と同等の特性を有する第３のトランジスタと、こ
の第３のトランジスタの出力電流と同等の電流を
前記第２のトランジスタの他方の被制御電極に供
給する第１のカレントミラー回路と、前記第３の
トランジスタの制御電極に流れる電流と同等の電
流を前記第１及び第２のトランジスタの各制御電
極に供給する第２のカレントミラー回路を具備
し、前記第２のトランジスタの他方の被制御電極
から出力電流を取出すようにしたことを特徴とす
るトランジスタ差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61263359A JPS63117504A (ja) | 1986-11-05 | 1986-11-05 | トランジスタ差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61263359A JPS63117504A (ja) | 1986-11-05 | 1986-11-05 | トランジスタ差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63117504A JPS63117504A (ja) | 1988-05-21 |
| JPH054847B2 true JPH054847B2 (ja) | 1993-01-21 |
Family
ID=17388388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61263359A Granted JPS63117504A (ja) | 1986-11-05 | 1986-11-05 | トランジスタ差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63117504A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02170706A (ja) * | 1988-12-23 | 1990-07-02 | Toshiba Corp | 対数圧縮形レベル検出回路 |
| DE102007032139A1 (de) | 2007-06-30 | 2009-01-02 | Robert Bosch Gmbh | Steuervorrichtung mit Positionssensor |
| CN105074474B (zh) | 2013-02-22 | 2017-12-29 | 三菱电机株式会社 | 转速检测器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5721111A (en) * | 1980-07-14 | 1982-02-03 | Toshiba Corp | Differential amplifier of noninverting connection |
| JPS58215811A (ja) * | 1982-06-09 | 1983-12-15 | Toko Inc | トランジスタ増幅回路 |
-
1986
- 1986-11-05 JP JP61263359A patent/JPS63117504A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63117504A (ja) | 1988-05-21 |
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