JPS63186362A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ装置に関し、特に複数ポートを有
する半導体メモリ装置に関する。

〔従来の技術〕

従来の半導体メモリ装置には制御信号とアドレス信号入
力とデータ入出力とを行なうためのポートを複数有して
いるものがあり、各ポートを介して複数の外部装置は半
導体メモリ装置に独立してアクセスすることができる。

複数のポートが２つの場合について以下に述べ第３図に
おいて、第３のメモリ３００が２つのボー　ト３０１．
　３０２をもッテいル。第１のポート３０１には第１の
中央処理装置（以下、ＣＰＵという）３ｏ３と、第１の
メモリ３０４どが第１のアドレスバス３０５と、第１の
データバス３０６とを介して接続されており、一方、第
２のポート３０２には第２のｃＰＵ３０７と第２のメモ
リ３０８とが第２のアドレスバス３０９と、第２のデー
タバス３１０とを介して接続されている。

かかる接続により第１のＣＰＵ　３０３と第２のＣＰＵ
３０７とは第３のメモリ３００に対してそれぞれのボー
）　３０１　、３０２からデータ書き込みと読み出しと
かでき、その結果、第３のメモリ３００を共有すること
ができる。

しかしながら、一般的に複数のポートを持つメモリは高
密度化が難しいので、高価となり、メモリの記憶容量を
大きくできない。その結果、それぞれのＣＰＵ３０３，
３０７は他に記憶容量の大きなメモリ３０４．３０８を
専用に備えており、第３図では、第３のメモリ３００は
小容量で、第１のメモリ３０４と、第２のメモリ３０８
とは比較的大８皿である。

〔発明が解決しようとする問題点〕

したがって、従来の複数ポートを有する半導体メモリ装
置を含むシステムでは、その製造原価を上昇させること
なく十分な記憶容量を確保しようとすると、各ＣＰＵに
専用のメモリ装置を設けなければならず、その結果、他
のＣＰＵの専用メモリ装置に保存されているデータにア
クセスするには、共用の半導体メモリ装置に予じめデー
タを転送しなければならず、システムの効率が低下する
という問題点が生じる。

本発明の目的は高速でデータの転送が可能な複数ポート
を有する半導体メモリ装置を提供することである。

を有し、制御信号とアドレス信号とが供給され前記内部
メモリと外部機器との間でデータの授受を可能にするポ
ートを複数備えた半導体メモリ装置において、 前記複数のポートのうちの選択されたポートと他の選択
されたポートとの間でアドレス信号および制御信号を転
送する第１手段と、 前記選択されたポートと他の選択されたポートとの間で
前記内部メモリに記憶しているデータを変更することな
く転送する第２手段とをさらに備えたことを特徴として
いる。

〔作用〕

上記構成の半導体記憶装置で例えば第３図に示したよう
なシステムを構成すると、複数ポートのウチの１つのポ
ートに接続されたＣＰＵはアドレス信号と制御信号とを
他のポートに接続されたメモリ等に供給し、該メモリと
の間で直接データの授受を行なうことができる。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の第１の実施例の構成を示す電気回路図
である。第１実施例では２組のボー　ト１００、　１０
１が内部メモリ１０２に接続されている。

第１のボ、　ト１００のアドレス信号または制御信号入
力の端子１０３は、第１のインバータ１０４の入力列 及び第１の出力ドライバ１０５の出力に並稀に接続され
ており、第１のインバータ１０４の出力は第１のポート
のメモリのアドレス入力または制御信号人力と第２の出
力ドライバ１０６の入力にそれぞれ接続されており、第
２のポート１０１のアドレス信号または制御信号入力の
端子１０７は第２のインバータ１０８の入力及び第２の
出力ドライバ１０６の出力に接続さ、れている。第２の
インバータ１０８の出力は第２のポート１０１のメモリ
のアドレス入力または制御信号入力と第１の出力ドライ
バ１０５の入力とに接続されている。信号ψｌは第１の
出力ドライバ１０５に供給されて出力ドライバのインピ
ーダンスと出力とを制御する。信号ψ２は第２の出力ド
ライバ１０６に供給され、出力ドライバのインピーダン
スと出力とを制御する。

制御信号出“力端子１１０Ｉごついでは、第１のアンド
回路１１１には信号ψ】の逆相信号及び信号ψ２の逆相
信号が供給されてお一す、その出力は第７の出力ドライ
バ１１２および第８の出力ドライバ１１３に接続されて
、出力ドライバのインピーダンスを制御しＣいる。第７
の出力ドライバ１１２はメモリの第１のポートの制御出
力信号を入力し、第１のポートの制御信号出力端子１１
０に接続している。

第８の出力ドライバ１１３はメモリの第２のポート１０
１の制御出力信号を入力し、第２のポートの制御信号出
力端子１１４に接続している。第９の出力ドライバ１１
５の入力は第２のポート１０１の制御信号出力端子１１
４に接続され、出力は第１のポート１００の制御信号出
力端子１１０に接続されており、信号ψ２によりインピ
ーダンス状態が制御されている。第１０の出力ドライバ
１１６の人力は第１のボー１１００の制御信号出力端子
１１０に接続され、その出力は第２のポート１０１の制
御信号出力端子１１４に接続されており、信号ψ１によ
りインピーダンス状態が制御されている。

第１のボ・−ト１００のデータ入出力端子１２０は第３
のインバータ１２１の人力と第３の出力ドライバ１２２
の出力と第５のインバータ１２３の入力と第５の出力ド
ライバ１２４の出力にそれぞれ接続され、第３のインバ
ータ１２１の出力及び第３の出力ドライバ１２２の入力
は第１ポート１００のメモリ入出力（以下、ｌ１０）へ
接続され、第５のインバータ１２３の出力及び第５の出
力ドライバ１２４０入力は第６のインバータ１２５の出
力及び第６の出力ドライバ１２６の入力とに接続される
。第２のポート１０１のデータ入出力端子１２７は第４
のインバータ１２８の入力と第４の出力ドライバ１２９
の出力と第６のインパーク１２５の入力と第６の出力ド
ライバ１２６の出力とにそれぞれ接続され、第４のイン
バータ１２８の出力と第３の出力ドライバ１２２の入力
とは第２のポート１０１のメモリＩ１０に接続されてい
る。信号ψ３は第３の出力ドライバ１２２に、信号ψ５
は第３のインバータ１２１にそれぞれ入力され、信号ψ
４は第４の出力ドライバ１２９に、信号ψ６は第４のイ
ンバータ１２８にそれぞれ人力されている。

信号ψ９は第５の出力ドライバ１２４に、信号ψ７は第
５のインバータ１２３にそれぞれ入力され、信号φ１ｏ
は第６の出力ドライバ１２６に、信号ψ８は第６のイン
バータ１２５にそれぞれ入力されている。

次に、この実施例における動作を説明する。通常メモリ
に対して書き込み読み出しを行う場合は信号ψｌ、ψ２
をともに低レベルとする。これにより第１の出力ドライ
バ１０５および第２の出力ドライバ１０６はハイインピ
ーダンス状態となり、第１のポート１００及び第２のポ
ート１０１に入力されるアドレス入力信号または制御入
力信号は第１のインバータ１０４及び第２のインバータ
１０８ヲ介シて内部メモリ１０２に対する信号入力とな
る。また、信号ψ７．信号φ８及び信号φ９．信号ψ１
ｏもともに低レベルにする。これにより、第５のインバ
ータ１２３及び第６のインバータ１２５の出力はハイイ
ンピーダンス状態となる。また、信号ψ９及び信号φ１
０が低レベルになると、第５の出力ドライバ１２４及び
第６の出力ドライバ１２６はハイインピーダンス状態に
なる。したがって、第５の出力ドライバ１２４及び第６
の出力ドライバ１２６によって第１のポート１００及び
第２のポート１０１のデータ入出力端子１２０．　１２
７が影響を受けることはない。

第１のポート１００からメモリに対する書き込み動作を
行なうには、信号ψ５を高レベルに、信号ψ３を低レベ
ルにすることにより、第３のインバータ１２１はデータ
入出力端子１２０のデータをメモリＩ１０に対しＣ出力
する。一方、第３の出力ドライバ１２２はハイインピー
ダンス状態なので、データ入出力端子１２０のデータに
影響を与えることはない。また読み出し時には信号ψ５
を低レベルに、信号ψ３を高レベルにそれぞれ移行させ
ると、第３のインバータ１２１はハイインピーダンス状
態となり、メモリのＩｌｏに対して影響を与えることは
なく、第３の出力ドライバ１２２はメモリのＩｌｏから
供給されるデータをデータ入出力端子１２０に出力する
。

同様にして、第２のポート１０１に対しても書き込み動
作時には信号ψ６を高レベルに、信号ψ４を低レベルに
移行させ、これによって第４のインバータ１２８にデー
タ入出力端子１２７のデータをメモＩＪ　ｌ１０１ζ対
して転送させる。一方、第４の出力ドライバ１２９はハ
イインピーダンス状態となるので、データ入出力端子の
データに影響を与えることはない。一方、読み出し時に
は信号ψ６を低レベルに、信号ψ４を高レベルに移行さ
せ、第４のインバータ１２８をハイインピーダンス状態
にしてメモリＩ１０に対する影響を排除する。したがっ
て、第４の出力ドライバ１２９はメモリ％に現われるデ
ータをデータ入出ノＪ端子に転送する。制御信号出力端
子においＣは、信号ψ１　と信号ψ２とがともに低レベ
ルにあると第１のアンド回路１１１の出力は高レベルと
なり、第７の出力ドライバ１１２及び第８の出力ドライ
バ１１３はメモリの制御信号出力に従って第１のポート
１００及び第２のポート１０１に対してそれぞれのデー
タを出力する。また、信号ψ１と信号ψ２とが低レベル
なら、第９の出力ドライバ１１５及び第１０の出力ドラ
イバ１１６はハイインピーダンス状態となり、制御信号
出力端子１１０゜１１４に対して何ら影響を与えない。

次に、一方のポートから他のポートに対してアドレス信
号、制御信号およびデータを通過させる場合の動作を説
明する。まず第１のポート１００から第２のポート１０
１に対してアドレス信号および制御信号を通過させ第１
のポート側のＣＰＵにより第２のポート側のデータを入
出力する゛場合を考える。この場合、信号ψ１を低レベ
ルに、信号ψ２を高レベルに移行させる。これによって
第１の出力ドライバ１０５はハイインピーダンス状態と
なり、第１のポート１００のアドレスもしくは制御信号
の入力端子１０３に影響を与えることはなくなる。第１
のインバータ１０４及び第２のインバータ１０８は動作
し、内部メモリ１０２に対してアドレスもしくは制御信
号を出力するが、このモード時にはメモリを動作させな
いので、メモリに対しではすべて無関係である。第２の
出力ドライバ１０６は第１のインバータ１０４の出力を
受けで第１のポート１００のアドレスもしくは制御信号
の入力信号を第２のポート１０１のアドレスもしくは制
御信号の入出力端子１０７に出力する。なお、信号ψ３
、信号ψ５、信号ψ４、信号ψ６はすべで低レベルとす
る。これにより、第３のインバータ１２１、第３の出力
ドライバ１２２、第４のインバータ１２８、第４の出力
ドライバ１２９はすべＣハイインピーダンス状態となり
、内部メモリ１０２に対しては何ら影響を与えない。

次に、第１のポート１００から第２のポート１０１に現
われたデータを移動させ名動作の場合には、信号　ψ７
と信号ψ１０とを低レベルとし、信号ψ８と信号ψ９と
を高レベルにする。これにより第５のインバータ１２３
及び第６の出力ドライバ１２６ババイインピーダンス状
態となって入出力のデータに影響を与えることはない。

一方、第６のインバータ１２５は第２のポート１０１の
データを受けて第５の出カド、ライバ１２４へ第２のポ
ート１０１のデータ入出力端子１２７に現われるデータ
を出力する。

第５の出力ドライバ１２４は第６のインバータ１２５の
出力データを受けて第１のポート１００のデータ入出力
端子１２０へ第２のポート１０１のデータを出力する。

第２のポート１０１から第１のポート１００に現われた
データを移動させるときの動作も同様にしＣ１信号ψ８
、信号ψ９を低レベルとし、信号ψ７、信号ψ１ｏを高
レベル１こする。この場合では、上記とは逆に第５の出
力ドライバ１２４及び第６のインバータ１２５がハイイ
ンピーダンス状態となり、データに対しＣ何ら影舊を与
１“えない。第５のインバータ１２３は第１のポート１
００のデータを受けて第６の出力ドライバ１２６へ第１
のポート１００のデータ入出力端子１２０のデータを出
力する。第６の出力ドライバ１２６は第５のインバータ
１２３の出力を受けて第２のポートのデータ入出力端子
１２７へ第１のポート１００のデータを出力する。

これにより第１のポート１００から第２のポート１０１
に対してアドレスおよび制御信号を出力し第１のポート
１００と第２のポート１０１との間でデータの入出力が
可能となる。また信号ψ２が高レベルとなるので、第１
のアンド回路１１１の出力は低レベルとなり、第７の出
力ドライバ１１２及び第８の出力ドライバ１１３はハイ
インピーダンス状態となり、制御信号出力端子に対して
無影響となる。

第９の出ツノドライバ１１５は信号ψ２の高レベルによ
り第２のポート１０１の制御信号端子１１４のデータを
第１のポート１００の制御信号端子１１０に出力する。

第１０のドライバ１１６は信号ψｌが低レベルであるの
でハイインピーダンス状態となり、制御信号端子に無影
響となる。これにより第１のポート１００かり第２のポ
ート１０１に対してのこのモードの要求制御信号に対し
て第２のポート１０１から第１のポート１００に対する
応答の制御信号を出力することができる。

続いて第２のポート１０１から第１のポート１００に対
しＣアドレスおよび制御信号を出力し、データを入出力
する場合を考える。この場合は信号ψｌを高レベルに、
信号ψ２を低レベルにする。その結果、アドレス及び制
御信号入力に対して第２の出力ドライバ１０６がハイイ
ンピーダンス状態となってデータの影響をな（し、第１
の出力ドライバ１０５は第２のインバータ１０８の出力
を受けて第２のポート１０１のアドレスもしくは制御信
号を第１のポート１００のアドレスもしくは制御信号の
入出力端子１０３に出力する。制御信号出力についＣは
、信号ψ２の低レベルＩこより第７の出力ドライノイ１
１２及び第８の出力ドライバ１１３がハイインピーダン
ス状態となり、無影響となる。また、第９の出力ドライ
バ１１５は信号φ２の低レベルによりハイインピーダン
ス状態となり、同じ（無影響となる。

一方、第１０の出力ドライバ１１６は信号ψｌの高レベ
ルにより第１のポート１００の制御信号出力端子１１０
のデータを第２のポート１０１の制御信号出力端子１１
４へ出力する。データについ〔の第１のポート１００か
ら第２のポート１０１への移動動作、および第２のポー
ト１０１から第１のポート１００への移動動１作につい
Ｃは、第１ポート１００から第２ポート１０１に対して
アドレスおよび制御信号を出力する場合と同じである。

第１実施例では第１、第２インバータ１０４．１０８第
１、第２、第７、第８、第９、第１０の出力ドライバー
で第１手段が構成されでおり、第３〜第６インバータ１
２１．　１２８．　１２３．１２５と第３〜第６出カド
ライバー１２２．１２９．１２４．　１２６とて第２手
段が構成されている。

第２図は本発明の第２実施例の構成を示す回路図である
。

第１図に示した実施例に対し゛Ｃアドレス信号に関する
構成は共通とし、ここでは説明を省略する。

第２図においＣ第１のインバータ２０１は第１のポート
２０２のデータ入力を受けてメモリＩルに対してデータ
を出力する。第１の出力ドライバ２０３はメモリＩめの
データを受けて第１のポート２０２のデータ入出力端子
２０４にデータを出力する。第２のインバータ２０５は
第２のポート２０６のデータ人力を受けてメモリ％に対
してデータを出力する。

第２の出力ドライバ２０７はメモリ　％のデータを受け
で第２のポート２０６のデータ入出力端子２０８にデー
タを出力する。第１のバッファ２０９と第２のバッファ
２１０とは第２のインバータ２０５の出力を受けＣ人力
とし、信号ＡＩにより出力をコントロールされてその出
力は第１の出力ドライバ２０３の入力信号となる。第３
のバッファ２１１と第４のバッファ２１２とは第１のイ
ンバータ２０１の出力を受けて人力とし、信号Ａ２によ
り出力をコントロールされで、その出力は第２の出力ド
ライバ２０７の入力信号となる。２ 次に、この実施例の動作を説明する。第１のポート２０
２または第２のポート２０６からメモリに対する書き込
み、読み出し動作の場合では信号Ａ１　　、信号Ａ２を
共に低レベルとする。これにより第１の′ゞツファ２０
９、第２のバッファ２１０、ｍ３のバッファ２１１、第
４のバッファ２１２は全て出力ハイインピーダンス状態
であり、メモリに対する書き込み、読み出しについで何
ら障害にならない。

第１のインバータ２０１、第１の出力ドライバ２０３、
第２のインバータ２０５および第２の出力ドライバ２０
７について通常のメモリに対する動作は第１実施例と同
じである。

次に、データが第１のポート２ｏ２がら第２のポート２
０６に対して移動する場合を考える。このモードではメ
モリに対しＣ動作禁止をすることは第１実施例と同じで
ある。信号Ｗ１を高レベル、信号Ｒ１を低レベル、信号
Ｗ２を低レベル、信号Ｒ２を高レベルとして信号Ａ１を
低レベル、信号Ａ２を高レベルとする。このときには第
１の出力ドライバ２０３、第１のバν）７２０９　、第
２ｔｙ）バッファ２１０および第２のインバータ２０５
は出力がハイインピーダンス状態となる。第１のインバ
ータ２０１は第１のポート２０２の入力を受けて第３の
バッファ２１１及び第４のバッファ２１２の入力に対し
て第１のポート２０２のデータを出力する。第３のバッ
ファ２１１及び第４のバッファ２１２はそのデータを受
けで第２の出力ドライバ２０７の入力に対してデータを
出力する。第２の出力ドライバ２０７はそのデータを受
けて第２のポート２０６の入出力端子に対しＣ第１のポ
ート２０２の入力データを出力する。

これによっＣ第１のポート２０２から第２のポート２０
６に対しＣデータか移動される。

また第２のポート２０６から第１のポート２０２に対し
てデータを移動する場合には、同様にしＣ信号Ｗ１　を
低レベル、信号Ｒ１を高レベル、信〜号Ａ、　　を高レ
ベル、信号Ａ２を低レベル、信号Ｗ２を高レベル、信号
Ｒ２を低レベルにそれぞれする。

これによって第１のインバータ２０１．ｍ３のバッファ
２１１、第４のバッファ２１２、第２の出力ドライバ２
０７ノ出力がハイインピーダンス状態となる。

第２のポート２０６から入力されたデータは、第２のイ
ンバータ２０５により第１のバッファ２０９　及び第２
′のノバッフ−７２１１Ｏに入力される。　第１のバッ
ファ２０９及び第２のバッファ２１０はそのデータを第
１の出力ドライバ２０３の入力に出力しＣ１第１の出力
ドライバ２０３は第２のポート２０６で人力されたデー
タを第１のポート２０２の入出力端子２０４に出力する
。

これによって第２のポート２０６から第１のポート２０
２へのデータの移動が可能である。

この実施例においＣは第１実施例１こ比較しＣメモリ昂
のバス及び入出力回路を共用とじて使用しているために
、回路が小さく構成できるという利点がある。

上記第１、第２のインバータ２０１．　２０５、第１、
第２の出力ドライバ２０３．２０７および第１〜第４バ
ッツァ２０９．２１０．２１１．２１２は全体として第
２手段を構成しＣいる。

〔発明の効果〕

以上説明したように本発明はデータと記憶可能な共通の
内部メモリを有し、制御信号とアドレス信号とが供給さ
れ前記内部メモリと外部機器との間でデータの授受を可
能にするポートを複数備えた半導体メモリ装置において
、 前記複数のポートのうちの選択されたポートと他の選択
されたポートとの間でアドレス信号および制御信号を転
送する第１手段と、 前記選択されたポートと他の選択されたポートとの間で
前記内部メモリに記憶しＣいるデータを変更することな
く転送する第２手段とをさらに備えたとしたので１つの
ポートから他のポートに対して直接にデータ転送を行う
ことを可能となり、複数のＣＰＵを有し、複数のバスを
もったシステムに対してより高速でデータの転送ができ
、効率のよいシステムを構成できるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１実施例の構成を示す回路図、第２
図は本発明の第２実施例の構成を示す回路図、第３図は
従来例及び本発明の適用例を示すブロック図である。 １００、２０２　　・・・・・・第１のポート、１０１
、２０６　　・・・・・・第２のポート、１０２・・・
・・・・・・内部メモリ、１０３．１０７　　・・・・
・・アドレス人力／制御信号入力端子、１０４・・・・
・・・・・第１インバータ、１０５・・・・・・・・・
第１出力ドライバ、１０６・・・・・・・・・第２出力
ドライバ、１０８・・・・・・・・・第２インバータ、
１１０．１１４　・・・・・・制御信号出力端子、１１
１・・・・・・・・・第１アンド回路、１１２・・・・
・・・・・第７出力ドライバ、１１３・・・・・・・・
・第８出力ドライバ、１１５・・・・・・・・・第９出
力ドライバ、１１６・・・・・・・・・第１０出力ドラ
イバ、１２０、１２７　・・・・・・データ入出力端子
、１２１・・・・・・・・・第３インバータ、１２２・
・・・・・・・・第３出力ドライバ、１２３・・・・・
・・・・第５インバータ、１２４・・・・・・・・・第
５出力ドライバ、１２５・・・・・・・・・第６インバ
ータ、１２６・・・・・・・・・第６出力ドライバ、１
２８・・・・・・・・・第４インバータ、１２９・・・
・・・・・・第４出力ドライバ、２０１・・・・・・・
・・第１のインバータ、２０３・・・・・・・・・第１
出力ドライバ、２０４、２０８　・・・・・・データ入
出力端子、２０５・・・・・・・・・第２のインバータ
、２０７・・・・・・・・・第２の出力ドライバ、２０
９・・・・・・・・・第１のバッファ、２１０・・・・
・・・・・第２のバッファ、２１１・・・・・・・・・
第３のバッファ、２１２・・・・・・・・・第４のバッ
ファ。 特　許　出　願　人　日本電気株式会社代　　理　　人
　　弁　理　士　　　桑　　井　　清　　−第２図

Claims (1)

1. 【特許請求の範囲】 データ記憶可能な共通の内部メモリを有し、制御信号と
   アドレス信号とが供給され前記内部メモリと外部機器と
   の間でデータの授受を可能にするポートを複数備えた半
   導体メモリ装置において、前記複数のポートのうちの選
   択されたポートと他の選択されたポートとの間でアドレ
   ス信号および制御信号を転送する第１手段と、 前記選択されたポートと他の選択されたポートとの間で
   前記内部メモリに記憶しているデータを変更することな
   く転送する第２手段とをさらに備えたことを特徴とする
   半導体メモリ装置。