JPH0555495A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0555495A JPH0555495A JP3212564A JP21256491A JPH0555495A JP H0555495 A JPH0555495 A JP H0555495A JP 3212564 A JP3212564 A JP 3212564A JP 21256491 A JP21256491 A JP 21256491A JP H0555495 A JPH0555495 A JP H0555495A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output buffer
- terminal
- data
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
Landscapes
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】 パワーセーブ用の入力端子１１１に供給され
る制御信号により、３ステート型の出力バッファ１１０
を制御する。 【効果】 動作する必要のない期間の消費電力を低減で
きる。
る制御信号により、３ステート型の出力バッファ１１０
を制御する。 【効果】 動作する必要のない期間の消費電力を低減で
きる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路、特
に、ＣＭＯＳ型又はバイポーラＣＭＯＳ型の半導体集積
回路に関する。
に、ＣＭＯＳ型又はバイポーラＣＭＯＳ型の半導体集積
回路に関する。
【０００２】
【従来の技術】図２は従来の一例を示す回路図である。
データバスを例示すれば、入力データ端子２０２から入
力されたデータは入力バッファを介して組合せ回路２０
５に入り、Ｆ／Ｆ（フリップフロップ）２０４にいった
ん貯蔵する。この後、同じ要領を繰り返しながら最終段
のＦ／Ｆ２０８にいったん貯蔵した後、出力バッファ２
１０を介して出力端子２０３よりデータを出力する。こ
の際、各Ｆ／Ｆに配られるクロックは入力端子２０９か
ら入り入力バッファ及び必要に応じてバッファを介して
各Ｆ／Ｆに配られる。
データバスを例示すれば、入力データ端子２０２から入
力されたデータは入力バッファを介して組合せ回路２０
５に入り、Ｆ／Ｆ（フリップフロップ）２０４にいった
ん貯蔵する。この後、同じ要領を繰り返しながら最終段
のＦ／Ｆ２０８にいったん貯蔵した後、出力バッファ２
１０を介して出力端子２０３よりデータを出力する。こ
の際、各Ｆ／Ｆに配られるクロックは入力端子２０９か
ら入り入力バッファ及び必要に応じてバッファを介して
各Ｆ／Ｆに配られる。
【０００３】
【発明が解決しようとする課題】このような従来の半導
体集積回路は、たとえ、それが意味のない時間、即ち、
入力データは変化するが、出力データは任意でよい場
合、例えば、パソコン等において、プログラムを実行し
なくてもよい時間（演算もしないし、キー入力もないよ
うな場合）でさえ、電力を消費するという欠点がある。
体集積回路は、たとえ、それが意味のない時間、即ち、
入力データは変化するが、出力データは任意でよい場
合、例えば、パソコン等において、プログラムを実行し
なくてもよい時間（演算もしないし、キー入力もないよ
うな場合）でさえ、電力を消費するという欠点がある。
【０００４】
【課題を解決するための手段】本発明の半導体集積回路
は、少なくともＰ．Ｓ（パワーセーブ）端子及びこの
Ｐ．Ｓ信号の値により、前記集積回路の出力バッファを
制御する出力バッファ制御手段を有している。
は、少なくともＰ．Ｓ（パワーセーブ）端子及びこの
Ｐ．Ｓ信号の値により、前記集積回路の出力バッファを
制御する出力バッファ制御手段を有している。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例を示し、半導体集積回路の
データ及びクロック回りのみ取り上げ、しかも簡素化し
た回路図である。図１においてデータの流れ及びクロッ
ク分配の方法は基本的には図２と同じである。即ち、入
力端子１０２から入った入力データは入力バッファ１２
０を介して、組み合わせ回路１０５に到達し、これをＦ
／Ｆ１０４でいったん貯蔵する。この後、同じ要領で最
終段Ｆ／Ｆ１０８までたどり着き、ここで、いったん貯
蔵された後、出力バッファ１１０を介して、出力端子１
０３から出力される。
る。図１は本発明の一実施例を示し、半導体集積回路の
データ及びクロック回りのみ取り上げ、しかも簡素化し
た回路図である。図１においてデータの流れ及びクロッ
ク分配の方法は基本的には図２と同じである。即ち、入
力端子１０２から入った入力データは入力バッファ１２
０を介して、組み合わせ回路１０５に到達し、これをＦ
／Ｆ１０４でいったん貯蔵する。この後、同じ要領で最
終段Ｆ／Ｆ１０８までたどり着き、ここで、いったん貯
蔵された後、出力バッファ１１０を介して、出力端子１
０３から出力される。
【０００６】入力端子１１１はＰ．Ｓ（パワーセーブ）
モード信号用入力端子であり、出力バッファ１１０は３
ステート型の出力バッファである。本実施例において
は、この入力端子１１１の値が“０”（Ｌｏｗレベル）
のとき、Ｐ．Ｓモードとなりクロック入力１０９，デー
タ入力１０２にいかなる入力が与えられようとも出力バ
ッファ１１０はＨｉＺ（ハイインピーダンス）状態とな
り、出力バッファ１１０による電力消費はゼロになる。
モード信号用入力端子であり、出力バッファ１１０は３
ステート型の出力バッファである。本実施例において
は、この入力端子１１１の値が“０”（Ｌｏｗレベル）
のとき、Ｐ．Ｓモードとなりクロック入力１０９，デー
タ入力１０２にいかなる入力が与えられようとも出力バ
ッファ１１０はＨｉＺ（ハイインピーダンス）状態とな
り、出力バッファ１１０による電力消費はゼロになる。
【０００７】
【発明の効果】以上説明したように本発明は、Ｐ．Ｓモ
ード端子及びこのＰ．Ｓモード信号の値により、出力バ
ッファを制御する出力バッファ制御手段を備えることに
よって、半導体集積回路が動作する必要のない期間に
は、Ｐ．Ｓモード信号をＰ．Ｓモードとすることにより
ほとんど電力を消費しないで済むという効果がある。
ード端子及びこのＰ．Ｓモード信号の値により、出力バ
ッファを制御する出力バッファ制御手段を備えることに
よって、半導体集積回路が動作する必要のない期間に
は、Ｐ．Ｓモード信号をＰ．Ｓモードとすることにより
ほとんど電力を消費しないで済むという効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】従来の一例を示す回路図である。
１０１，２０１ 半導体集積回路 １０２，２０２ 入力データ端子 １０３，２０３ 出力データ端子 １０４，２０４，１０６，２０６，１０８，２０８
Ｆ／Ｆ（フリップフロップ） １０５，２０５，１０７，２０７ 組み合わせ回路 １０９，２０９ クロック信号入力端子 １１０ 出力バッファ（３ステート型） １１１ Ｐ．Ｓ（パワーセーブ）モード信号入力端子
Ｆ／Ｆ（フリップフロップ） １０５，２０５，１０７，２０７ 組み合わせ回路 １０９，２０９ クロック信号入力端子 １１０ 出力バッファ（３ステート型） １１１ Ｐ．Ｓ（パワーセーブ）モード信号入力端子
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 6959−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｆ
Claims (1)
- 【請求項１】 少なくとも一部にＣＭＯＳ又はバイポー
ラＣＭＯＳ技術を用いた半導体集積回路において、少な
くともＰ．Ｓ（パワーセーブ）端子及びこのＰ．Ｓ信号
の値により前記集積回路の出力バッファを制御する出力
バッファ制御手段を備えていることを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212564A JPH0555495A (ja) | 1991-08-26 | 1991-08-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212564A JPH0555495A (ja) | 1991-08-26 | 1991-08-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555495A true JPH0555495A (ja) | 1993-03-05 |
Family
ID=16624792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3212564A Pending JPH0555495A (ja) | 1991-08-26 | 1991-08-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555495A (ja) |
-
1991
- 1991-08-26 JP JP3212564A patent/JPH0555495A/ja active Pending
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