JPH055698Y2 - - Google Patents
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- Publication number
- JPH055698Y2 JPH055698Y2 JP4592088U JP4592088U JPH055698Y2 JP H055698 Y2 JPH055698 Y2 JP H055698Y2 JP 4592088 U JP4592088 U JP 4592088U JP 4592088 U JP4592088 U JP 4592088U JP H055698 Y2 JPH055698 Y2 JP H055698Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- substrate
- switch element
- fet
- control switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 22
- 230000000087 stabilizing effect Effects 0.000 claims description 3
- 230000006641 stabilisation Effects 0.000 claims description 2
- 238000011105 stabilization Methods 0.000 claims description 2
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
技術分野
本考案は、負荷の電源回路のオン，オフを行な
わせるパワー用FET回路に関する。
わせるパワー用FET回路に関する。
従来技術
一般に、この種のパワー用FET回路としては、
例えば第３図に示すように、外部指令CSに応じ
て制御用トランジスタＱ１から出されるオン，オ
フ制御信号にしたがつてパワー用MOS・FETが
オン，オフし、それにより負荷LDに対する直流
電源Ｅの投入，引外しを行なわせるように構成さ
れている。
例えば第３図に示すように、外部指令CSに応じ
て制御用トランジスタＱ１から出されるオン，オ
フ制御信号にしたがつてパワー用MOS・FETが
オン，オフし、それにより負荷LDに対する直流
電源Ｅの投入，引外しを行なわせるように構成さ
れている。
このようなパワー用FET回路にあつては、
FETのスイツチング時におけるオン，オフ動作
の基準レベルを設定するために、MOS・FETに
おける基板とソース側とを短絡するとともに、そ
の基板とドレインとの間に動作安定用の逆方向接
続された寄生ダイオードＤ１を設けるようにして
いる。
FETのスイツチング時におけるオン，オフ動作
の基準レベルを設定するために、MOS・FETに
おける基板とソース側とを短絡するとともに、そ
の基板とドレインとの間に動作安定用の逆方向接
続された寄生ダイオードＤ１を設けるようにして
いる。
しかして、このような回路構成では、直流電源
Ｅが誤まつて逆接続された場合、そのダイオード
Ｄ１が順方向にバイアスされてFETのソース・
ドレイン間が短絡されてしまい、負荷LDに逆方
向の電流が供給されてしまうという問題が生じて
しまう。
Ｅが誤まつて逆接続された場合、そのダイオード
Ｄ１が順方向にバイアスされてFETのソース・
ドレイン間が短絡されてしまい、負荷LDに逆方
向の電流が供給されてしまうという問題が生じて
しまう。
そのため従来では、負荷LDの回路に逆方向の
電流を阻止する保護ダイオードＤ２を設けるよう
にしているが、負荷LDの回路には通常大電流が
流れるために保護ダイオードＤ２として大電力用
の大型のものを必要とし、スペース的にもコスト
的にも不利になつてしまう。また、正常動作時
に、その保護ダイオードＤ２における電圧降下が
問題となり、負荷電流が抑制されてしまうという
欠点がある。
電流を阻止する保護ダイオードＤ２を設けるよう
にしているが、負荷LDの回路には通常大電流が
流れるために保護ダイオードＤ２として大電力用
の大型のものを必要とし、スペース的にもコスト
的にも不利になつてしまう。また、正常動作時
に、その保護ダイオードＤ２における電圧降下が
問題となり、負荷電流が抑制されてしまうという
欠点がある。
目 的
本考案は以上の点を考慮してなされたもので、
負荷の電源回路のオン，オフを行なわせるパワー
用FETの基板とソース側とを短絡し、その基板
とドレインとの間に動作安定用のダイオードを逆
方向に接続した回路構成にあつて、直流電源が誤
まつて逆接続された場合、従来のように負荷の回
路に大電力用の保護ダイオードＤを設けるような
ことなく、前記ダイオードが順方向にバイアスさ
れてFETのソース・ドレイン間が短絡されて負
荷に逆方向の電流が供給されるようなことを最適
に防止できるようにしたパワー用FET回路を提
供するものである。
負荷の電源回路のオン，オフを行なわせるパワー
用FETの基板とソース側とを短絡し、その基板
とドレインとの間に動作安定用のダイオードを逆
方向に接続した回路構成にあつて、直流電源が誤
まつて逆接続された場合、従来のように負荷の回
路に大電力用の保護ダイオードＤを設けるような
ことなく、前記ダイオードが順方向にバイアスさ
れてFETのソース・ドレイン間が短絡されて負
荷に逆方向の電流が供給されるようなことを最適
に防止できるようにしたパワー用FET回路を提
供するものである。
構 成
本考案はその目的達成のため、第１の制御スイ
ツチ素子からのオン，オフ制御信号にしたがつて
負荷の電源回路のオン，オフを行なわせるパワー
用FETにおける基板とソース側とを短絡すると
ともに、その基板とドレインとの間に動作安定用
の逆方向接続されたダイオードを設けたものにお
いて、前記基板とソースとの短絡回路中に第２の
制御スイツチ素子を設け、前記第１の制御スイツ
チ素子から出されるオン，オフ制御信号にしたが
つてその第２の制御スイツチ素子のオン，オフを
行なわせるようにするか、または電源回路におけ
る直流電源が逆接続されたときに第２の制御スイ
ツチ素子がオフ状態となるようにし 以下、添付図面を参照して本考案の一実施例に
ついて詳述する。
ツチ素子からのオン，オフ制御信号にしたがつて
負荷の電源回路のオン，オフを行なわせるパワー
用FETにおける基板とソース側とを短絡すると
ともに、その基板とドレインとの間に動作安定用
の逆方向接続されたダイオードを設けたものにお
いて、前記基板とソースとの短絡回路中に第２の
制御スイツチ素子を設け、前記第１の制御スイツ
チ素子から出されるオン，オフ制御信号にしたが
つてその第２の制御スイツチ素子のオン，オフを
行なわせるようにするか、または電源回路におけ
る直流電源が逆接続されたときに第２の制御スイ
ツチ素子がオフ状態となるようにし 以下、添付図面を参照して本考案の一実施例に
ついて詳述する。
本考案によるパワー用FET回路にあつては、
第１図に示すように、外部指令CSに応じて第１
の制御用トランジスタＱ１から出されるオン，オ
フ制御信号にしたがつてパワー用MOS・FETが
オン，オフし、それにより負荷LDに対する直流
電源Ｅの投入，引外しが行なわれるように構成さ
れ、またそのFETにおける基板とソース側とが
短絡され、その基板とドレインとの間に動作安定
用の逆方向接続された寄生ダイオードＤ１が設け
られたものにおいて、特に、FETにおける基板
とソースとの間の短絡回路中に、その短絡回路の
開，閉を行なわせることのできる第２の制御用ト
ランジスタＱ２を設けるとともに、その第２のト
ランジスタＱ２のベースと第１のトランジスタＱ
１のコレクタとの間に抵抗Ｒ１を接続し、第１の
制御用トランジスタＱ１から出されるオン，オフ
制御信号にしたがつて第２の制御用トランジスタ
Ｑ２のオン，オフを行なわせることができるよう
に構成されている。
第１図に示すように、外部指令CSに応じて第１
の制御用トランジスタＱ１から出されるオン，オ
フ制御信号にしたがつてパワー用MOS・FETが
オン，オフし、それにより負荷LDに対する直流
電源Ｅの投入，引外しが行なわれるように構成さ
れ、またそのFETにおける基板とソース側とが
短絡され、その基板とドレインとの間に動作安定
用の逆方向接続された寄生ダイオードＤ１が設け
られたものにおいて、特に、FETにおける基板
とソースとの間の短絡回路中に、その短絡回路の
開，閉を行なわせることのできる第２の制御用ト
ランジスタＱ２を設けるとともに、その第２のト
ランジスタＱ２のベースと第１のトランジスタＱ
１のコレクタとの間に抵抗Ｒ１を接続し、第１の
制御用トランジスタＱ１から出されるオン，オフ
制御信号にしたがつて第２の制御用トランジスタ
Ｑ２のオン，オフを行なわせることができるよう
に構成されている。
なお、トランジスタＱ２にあつては、それを
MOS・FETと１チツプIC化することが可能であ
る。
MOS・FETと１チツプIC化することが可能であ
る。
しかしてこのように構成されたものでは、外部
指令CSがローレベルになつてオン指令が与えら
れると、トランジスタＱ１がオン状態となつて
FETにオン制御信号が出され、それによりFET
がオンして負荷LDに直流電源Ｅが投入される。
指令CSがローレベルになつてオン指令が与えら
れると、トランジスタＱ１がオン状態となつて
FETにオン制御信号が出され、それによりFET
がオンして負荷LDに直流電源Ｅが投入される。
また、外部指令CSがハイレベルになつてオフ
指令が与えられると、トランジスタＱ１がオフ状
態となつてFETにオフ制御信号が出され、それ
によりFETがオフして負荷LDから直流電源Ｅが
引き外される。
指令が与えられると、トランジスタＱ１がオフ状
態となつてFETにオフ制御信号が出され、それ
によりFETがオフして負荷LDから直流電源Ｅが
引き外される。
その際、トランジスタＱ１がオン状態になる
と、抵抗Ｒ１を通してトランジスタＱ２にベース
電流が供給されてトランジスタＱ２がオンし、そ
れによりFETにおける基板とソースとの間が短
絡され、FETは寄生ダイオードＤ１によつて設
定された一定のレベルを基準としてオフからオン
へのスイツチ動作が安定して行なわれることにな
る。
と、抵抗Ｒ１を通してトランジスタＱ２にベース
電流が供給されてトランジスタＱ２がオンし、そ
れによりFETにおける基板とソースとの間が短
絡され、FETは寄生ダイオードＤ１によつて設
定された一定のレベルを基準としてオフからオン
へのスイツチ動作が安定して行なわれることにな
る。
このときトランジスタＱ２に供給されるベース
電流は微少であり、直流電源Ｅの電圧が降下して
負荷LDへの電力供給に支障をきたすようなこと
がない。
電流は微少であり、直流電源Ｅの電圧が降下して
負荷LDへの電力供給に支障をきたすようなこと
がない。
なお、トランジスタＱ１がオフ状態になると、
トランジスタＱ２がオフしてFETにおける基板
とソースとの間が開放される。
トランジスタＱ２がオフしてFETにおける基板
とソースとの間が開放される。
このようなものにあつて、電源Ｅが誤まつて逆
接続された場合、外部指令CSがローレベルのオ
ン指令となつてトランジスタＱ１がオンしている
ときにはトランジスタＱ２のエミツタ・ベース間
が逆バイアス状態になり、また外部指令CSがハ
イレベルのオフ指令となつてトランジスタＱ１が
オフしているときにはトランジスタＱ２のベース
電位が零となつて、何れにあつてもトランジスタ
Ｑ２がオンすることなく、したがつて寄生ダイオ
ードＤ１を通して負荷LDに逆方向の電流が流れ
るようなことが確実に防止される。
接続された場合、外部指令CSがローレベルのオ
ン指令となつてトランジスタＱ１がオンしている
ときにはトランジスタＱ２のエミツタ・ベース間
が逆バイアス状態になり、また外部指令CSがハ
イレベルのオフ指令となつてトランジスタＱ１が
オフしているときにはトランジスタＱ２のベース
電位が零となつて、何れにあつてもトランジスタ
Ｑ２がオンすることなく、したがつて寄生ダイオ
ードＤ１を通して負荷LDに逆方向の電流が流れ
るようなことが確実に防止される。
第２図は本考案の他の実施例に示すもので、こ
の場合はトランジスタＱ２のベース側を電源Ｅの
プラス側に直接接続するようにして、電源Ｅが順
方向に正常に接続されているときにはトランジス
タＱ２が常時オン状態となり、電源Ｅが誤まつて
逆方向に接続されたときにトランジスタＱ２がオ
フ状態となるようにしている。
の場合はトランジスタＱ２のベース側を電源Ｅの
プラス側に直接接続するようにして、電源Ｅが順
方向に正常に接続されているときにはトランジス
タＱ２が常時オン状態となり、電源Ｅが誤まつて
逆方向に接続されたときにトランジスタＱ２がオ
フ状態となるようにしている。
効 果
以上、本考案によるパワー用FET回路にあつ
ては、負荷の電源回路のオン，オフを行なわせる
パワー用FETにおける基板とソース側とを短絡
するとともに、その基板とドレインとの間に動作
安定用の逆方向接続されたダイオードを設けたも
のにおいて、その基板とソースとの間における短
絡回路中に制御スイツチ素子を設けて、電源回路
における直流電源が誤まつて逆接続された場合
に、前記制御スイツチ素子をオフ状態にして前記
ダイオードを通して負荷に逆方向の電流が流れる
ことがないようにしたもので、従来のように負荷
の回路に逆流防止のための大電力用の大型の保護
ダイオードを何ら設けるようなことなく、IC化
が可能でかつ消費電力が微少な簡単な回路を付加
するだけで、直流電源の逆接続時における負荷の
保護を最適に行なわせることができるという優れ
た利点を有している。
ては、負荷の電源回路のオン，オフを行なわせる
パワー用FETにおける基板とソース側とを短絡
するとともに、その基板とドレインとの間に動作
安定用の逆方向接続されたダイオードを設けたも
のにおいて、その基板とソースとの間における短
絡回路中に制御スイツチ素子を設けて、電源回路
における直流電源が誤まつて逆接続された場合
に、前記制御スイツチ素子をオフ状態にして前記
ダイオードを通して負荷に逆方向の電流が流れる
ことがないようにしたもので、従来のように負荷
の回路に逆流防止のための大電力用の大型の保護
ダイオードを何ら設けるようなことなく、IC化
が可能でかつ消費電力が微少な簡単な回路を付加
するだけで、直流電源の逆接続時における負荷の
保護を最適に行なわせることができるという優れ
た利点を有している。
第１図は本考案の一実施例によるパワー用
FET回路を示す回路構成図、第２図は本考案の
他の実施例によるパワー用FET回路を示す回路
構成図、第３図は従来のパワー用FET回路を示
す回路構成図である。 Ｑ１……トランジスタ（第１の制御スイツチ素
子）、Ｑ２……トランジスタ（第２の制御スイツ
チ素子）、LD……負荷、Ｅ……直流電源。
FET回路を示す回路構成図、第２図は本考案の
他の実施例によるパワー用FET回路を示す回路
構成図、第３図は従来のパワー用FET回路を示
す回路構成図である。 Ｑ１……トランジスタ（第１の制御スイツチ素
子）、Ｑ２……トランジスタ（第２の制御スイツ
チ素子）、LD……負荷、Ｅ……直流電源。
Claims (1)
- 【実用新案登録請求の範囲】 １ 第１の制御スイツチ素子からのオン，オフ制
御信号にしたがつて負荷の電源回路のオン，オ
フを行なわせるパワー用FETにおける基板と
ソース側とを短絡するとともに、その基板とド
レインとの間に動作安定用の逆方向接続された
ダイオードを設けたものにおいて、前記基板と
ソースとの間の短絡回路中に第２の制御スイツ
チ素子を設け、前記第１の制御スイツチ素子か
ら出されるオン，オフ制御信号にしたがつてそ
の第２の制御スイツチ素子のオン，オフを行な
わせるようにしたことを特徴とするパワー用
FET回路。 ２ 第１の制御スイツチ素子からのオン，オフ制
御信号にしたがつて負荷の電源回路のオン，オ
フを行なわせるパワー用FETにおける基板と
ソース側とを短絡するとともに、その基板とド
レインとの間に動作安定用の逆方向接続された
ダイオードを設けたものにおいて、前記基板と
ソースとの間の短絡回路中に第２の制御スイツ
チ素子を設け、前記電源回路における直流電源
が逆接続されたときに第２の制御スイツチ素子
がオフ状態となるようにしたことを特徴とする
パワー用FET回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4592088U JPH055698Y2 (ja) | 1988-04-05 | 1988-04-05 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4592088U JPH055698Y2 (ja) | 1988-04-05 | 1988-04-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01149130U JPH01149130U (ja) | 1989-10-16 |
| JPH055698Y2 true JPH055698Y2 (ja) | 1993-02-15 |
Family
ID=31272208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4592088U Expired - Lifetime JPH055698Y2 (ja) | 1988-04-05 | 1988-04-05 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH055698Y2 (ja) |
-
1988
- 1988-04-05 JP JP4592088U patent/JPH055698Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01149130U (ja) | 1989-10-16 |
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