JPH0560265B2 - - Google Patents
Info
- Publication number
- JPH0560265B2 JPH0560265B2 JP58243810A JP24381083A JPH0560265B2 JP H0560265 B2 JPH0560265 B2 JP H0560265B2 JP 58243810 A JP58243810 A JP 58243810A JP 24381083 A JP24381083 A JP 24381083A JP H0560265 B2 JPH0560265 B2 JP H0560265B2
- Authority
- JP
- Japan
- Prior art keywords
- impurity
- gate
- layer
- impurity layer
- concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/605—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having significant overlap between the lightly-doped extensions and the gate electrode
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体装置の製造方法にかかわり、
特にLDD（Light Doped Drain）構造の絶縁ゲー
ト型電界効果トランジスタ（以下MISFFTと称
する）に適用して有効な技術に関するものであ
る。
特にLDD（Light Doped Drain）構造の絶縁ゲー
ト型電界効果トランジスタ（以下MISFFTと称
する）に適用して有効な技術に関するものであ
る。
MISFETを有する半導体装置においては、基
板と逆導電型を有するソース・ドレイン層の不純
物濃度勾配がゲート電極端部において急峻にな
り、この部分に電界の集中が起きる。これは素子
特性を悪化させるホツトキヤリヤ発生の原因にな
つている。このホツトキヤリヤ発生を防止するた
めの技術が1982Sump VLSI Technol.，Digest
of Technical Papers，第42頁に記されている。
これは、従来のソース・ドレイン層の他にソー
ス・ドレイン層より低濃度の不純物層を比較的浅
いゲート端部表面付近に形成するものである〔こ
れを以下LDD（Light Doped Drain）構造と称す
る〕。ゲート端部に低濃度領域を形成すれば、電
界の集中が少なくなりホツトキヤリヤの発生は抑
制される。かかる技術を具体的に示せば、第１図
の如きものである。
板と逆導電型を有するソース・ドレイン層の不純
物濃度勾配がゲート電極端部において急峻にな
り、この部分に電界の集中が起きる。これは素子
特性を悪化させるホツトキヤリヤ発生の原因にな
つている。このホツトキヤリヤ発生を防止するた
めの技術が1982Sump VLSI Technol.，Digest
of Technical Papers，第42頁に記されている。
これは、従来のソース・ドレイン層の他にソー
ス・ドレイン層より低濃度の不純物層を比較的浅
いゲート端部表面付近に形成するものである〔こ
れを以下LDD（Light Doped Drain）構造と称す
る〕。ゲート端部に低濃度領域を形成すれば、電
界の集中が少なくなりホツトキヤリヤの発生は抑
制される。かかる技術を具体的に示せば、第１図
の如きものである。
第１図においては、半導体基板１上のフイール
ド絶縁膜４で区画される領域にゲート電極６、及
び、ソース・ドレイン層が形成されている。ソー
ス・ドレイン層は、N+不純物層２、及びN--不
純物層３の２層により形成されている。かかる構
造の技術においては、低濃度不純物層３がゲート
電極方向にｌだけ長く突出して形成されている。
このため、ゲート端部のソース・ドレイン層の電
界集中を緩げることが可能である。従つて、不純
物層２のみでソース・ドレイン層を形成した場合
に比較し、ホツトキヤリヤの発生を十分防止する
ことができる。
ド絶縁膜４で区画される領域にゲート電極６、及
び、ソース・ドレイン層が形成されている。ソー
ス・ドレイン層は、N+不純物層２、及びN--不
純物層３の２層により形成されている。かかる構
造の技術においては、低濃度不純物層３がゲート
電極方向にｌだけ長く突出して形成されている。
このため、ゲート端部のソース・ドレイン層の電
界集中を緩げることが可能である。従つて、不純
物層２のみでソース・ドレイン層を形成した場合
に比較し、ホツトキヤリヤの発生を十分防止する
ことができる。
しかしながら、前記構造のソース・ドレイン層
は、以下の重大な欠点を有することを本発明者は
発見した。すなわち、低濃度不純物層３の存在
が、ゲート側へｌだけ突出しているため、ｌの領
域分だけ高抵抗となり、MISFETの相互コンダ
クタンス（gm）が劣化する。このため素子の動
作速度に大きな影響を及ぼすという問題点があ
る。
は、以下の重大な欠点を有することを本発明者は
発見した。すなわち、低濃度不純物層３の存在
が、ゲート側へｌだけ突出しているため、ｌの領
域分だけ高抵抗となり、MISFETの相互コンダ
クタンス（gm）が劣化する。このため素子の動
作速度に大きな影響を及ぼすという問題点があ
る。
本発明の目的は、LDD構造を有するMISFET
において、相互コンダクタンス（gm）の低下を
防止し、素子特性の向上を図る技術を提供するこ
とにある。
において、相互コンダクタンス（gm）の低下を
防止し、素子特性の向上を図る技術を提供するこ
とにある。
本発明の他の目的は、ホツトキヤリヤを防止し
たMISFETの構造を有する技術を提供すること
にある。
たMISFETの構造を有する技術を提供すること
にある。
本発明の他の目的は、MISFETの短チヤンネ
ル効果を防止する技術を提供することにある。
ル効果を防止する技術を提供することにある。
本発明の他の目的は、素子の微細化を図るため
に有効な技術を提供することにある。
に有効な技術を提供することにある。
本発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述および添付図面からあき
らかになるであろう。
特徴は、本明細書の記述および添付図面からあき
らかになるであろう。
本願において開示される発明のうち、代表的な
ものの概要を簡単に説明すれば、下記のとおりで
ある。
ものの概要を簡単に説明すれば、下記のとおりで
ある。
すなわち、第１導電型の半導体基板上にフイー
ルド絶縁膜、ゲート絶縁膜及びゲートを順次形成
した後、前記ゲートをマスクとして前記半導体基
板と逆導電型の第２導電型の第１不純物を導入す
る工程と、前記ゲートの側壁にサイドウオールを
形成した後、前記ゲート及び前記サイドウオール
をマスクとして第２導電型の第２不純物を前記第
１不純物よりも高濃度に導入する工程と、導入し
た前記第１不純物及び前記第２不純物を熱処理で
引きのばし拡散して、一端が前記ゲート下まで延
在する第１不純物層を形成すると共に、一端が前
記ゲート下の前記第１不純物層の端部近傍まで延
在し、底部が前記第１不純物層の底部より深くま
で延在し、かつ前記第１不純物層よりも不純物濃
度が高い第２不純物層を形成する工程と、前記ゲ
ート及び前記サイドウオールをマスクとして前記
第２不純物よりも拡散係数が小さい第２導電型の
第３不純物を前記第２不純物よりも高濃度に導入
する工程と、導入した前記第３不純物を熱処理で
引きのばし拡散して、前記第２不純物層に囲ま
れ、かつ前記第２不純物層よりも不純物濃度が高
い第３不純物層を形成し、ゲート電極の両端部の
不純物濃分布を緩やかにすることにより、高抵抗
の低濃度不純物層の領域を小さくし、MISFET
の相互コンダクタンス（gm）を向上して、素子
特性を向上させるものである。
ルド絶縁膜、ゲート絶縁膜及びゲートを順次形成
した後、前記ゲートをマスクとして前記半導体基
板と逆導電型の第２導電型の第１不純物を導入す
る工程と、前記ゲートの側壁にサイドウオールを
形成した後、前記ゲート及び前記サイドウオール
をマスクとして第２導電型の第２不純物を前記第
１不純物よりも高濃度に導入する工程と、導入し
た前記第１不純物及び前記第２不純物を熱処理で
引きのばし拡散して、一端が前記ゲート下まで延
在する第１不純物層を形成すると共に、一端が前
記ゲート下の前記第１不純物層の端部近傍まで延
在し、底部が前記第１不純物層の底部より深くま
で延在し、かつ前記第１不純物層よりも不純物濃
度が高い第２不純物層を形成する工程と、前記ゲ
ート及び前記サイドウオールをマスクとして前記
第２不純物よりも拡散係数が小さい第２導電型の
第３不純物を前記第２不純物よりも高濃度に導入
する工程と、導入した前記第３不純物を熱処理で
引きのばし拡散して、前記第２不純物層に囲ま
れ、かつ前記第２不純物層よりも不純物濃度が高
い第３不純物層を形成し、ゲート電極の両端部の
不純物濃分布を緩やかにすることにより、高抵抗
の低濃度不純物層の領域を小さくし、MISFET
の相互コンダクタンス（gm）を向上して、素子
特性を向上させるものである。
本発明による一実施例を以下に説明する。
第２図は、本発明により製造されたMISFET
の断面図である。
の断面図である。
Ｐ−型シリコン半導体基板１上には、各々の
MISFETを分離する酸化シリコン（SiO2）から
なるフイールド絶縁膜４が形成され、前記フイー
ルド絶縁膜で区画的に囲まれる活性領域には、
MISFETQ1が存在する。MISFETQ1は、ポリシ
リコンからなるゲート６、及び基板１とゲート６
とを絶縁するSiO2からなるゲート絶縁膜５が形
成されている。Ｎ型ソース・ドレイン領域は、２
（N+層）、３（N--層）、１２（N-層）の３層か
らなり、夫々、アルミニウム配線１０とスルーホ
ール１４でオーミツクコンタクトを取つている。
又、ゲート６は、SiO2膜７、及びSiO2からなる
サイドウオール８によつて、被覆保護されてい
る。９は層間絶縁膜１０は、フアイナルパツシベ
ーシヨン膜である。
MISFETを分離する酸化シリコン（SiO2）から
なるフイールド絶縁膜４が形成され、前記フイー
ルド絶縁膜で区画的に囲まれる活性領域には、
MISFETQ1が存在する。MISFETQ1は、ポリシ
リコンからなるゲート６、及び基板１とゲート６
とを絶縁するSiO2からなるゲート絶縁膜５が形
成されている。Ｎ型ソース・ドレイン領域は、２
（N+層）、３（N--層）、１２（N-層）の３層か
らなり、夫々、アルミニウム配線１０とスルーホ
ール１４でオーミツクコンタクトを取つている。
又、ゲート６は、SiO2膜７、及びSiO2からなる
サイドウオール８によつて、被覆保護されてい
る。９は層間絶縁膜１０は、フアイナルパツシベ
ーシヨン膜である。
本発明においては、ソース・ドレイン層がN+
型不純物層２、N-型不純物層１２，N--型不純
物層３の３層によつて形成されていることが特徴
である。N-型不純物１２は、N+型不純物層２を
とり囲むように形成されており、又、N--型不純
物層３はゲート電極端部で、N-型不純物層を突
び出す型で基板表面近傍に形成されている。不純
物層の濃度差は、 N+＞N-＞N-- である。第１図のものと異なるのはN-型不純物
層１２がN+型不純物層２、N--型不純物層３の
間に形成されていることである。従つて、ソー
ス・ドレイン層の濃度分布はN--型不純物層３，
N-型不純物層１２，N+型不純物層２の順で増加
する。第１図の如くｌで示される長い低濃度領域
ｌが本発明では存在しないため、高抵抗領域とな
らず、MISFETQ1の相互コンダクタンス（gm）
が低下することはない。
型不純物層２、N-型不純物層１２，N--型不純
物層３の３層によつて形成されていることが特徴
である。N-型不純物１２は、N+型不純物層２を
とり囲むように形成されており、又、N--型不純
物層３はゲート電極端部で、N-型不純物層を突
び出す型で基板表面近傍に形成されている。不純
物層の濃度差は、 N+＞N-＞N-- である。第１図のものと異なるのはN-型不純物
層１２がN+型不純物層２、N--型不純物層３の
間に形成されていることである。従つて、ソー
ス・ドレイン層の濃度分布はN--型不純物層３，
N-型不純物層１２，N+型不純物層２の順で増加
する。第１図の如くｌで示される長い低濃度領域
ｌが本発明では存在しないため、高抵抗領域とな
らず、MISFETQ1の相互コンダクタンス（gm）
が低下することはない。
本発明によるソース・ドレイン領域の不純物濃
度分布をさらに詳しく説明すれば第８図における
グラフ（ゲート端からのチヤネル方向位置−不純
物濃度分布グラフ）の如くである。実線で示され
る線は、本発明におけるMISFETQ1のソース・
ドレイン不純物濃度分布である。点線で示される
線は、第１図で示されるLDD構造を有する
MISFETのソース・ドレイン不純物濃度分布で
ある。本発明におけるMISFETQ1の分布はN-型
不純物層１２の介在により、点線で示される
LDD構造の曲線よりも、中央部でふくれ、全体
として急峻な形状が少なくなるように形成されて
いる。又、点線で示されるように、（ａ）領域の
ような低濃度領域が少なくなる。このため、濃度
勾配に片寄りがない適正な濃度分布が得られる。
かつ、（ａ）領域のような高抵抗領域がほどんど
なくなる。従つて、相互コンダクタンス（gm）
の劣化がおさえられ、素子の動作速度の劣化もな
くなる。
度分布をさらに詳しく説明すれば第８図における
グラフ（ゲート端からのチヤネル方向位置−不純
物濃度分布グラフ）の如くである。実線で示され
る線は、本発明におけるMISFETQ1のソース・
ドレイン不純物濃度分布である。点線で示される
線は、第１図で示されるLDD構造を有する
MISFETのソース・ドレイン不純物濃度分布で
ある。本発明におけるMISFETQ1の分布はN-型
不純物層１２の介在により、点線で示される
LDD構造の曲線よりも、中央部でふくれ、全体
として急峻な形状が少なくなるように形成されて
いる。又、点線で示されるように、（ａ）領域の
ような低濃度領域が少なくなる。このため、濃度
勾配に片寄りがない適正な濃度分布が得られる。
かつ、（ａ）領域のような高抵抗領域がほどんど
なくなる。従つて、相互コンダクタンス（gm）
の劣化がおさえられ、素子の動作速度の劣化もな
くなる。
以下、本発明の製造方法を第３図から第７図を
用いて説明する。
用いて説明する。
先ず、（100）面を有するP-導電型シリコン基
板１を用意し、周知の技術を用いて基板表面に選
択的にフイールド絶縁膜４を形成する。次に、フ
イールド絶縁膜４で区画される領域にゲート絶縁
膜となる薄い酸化膜５を形成し、次いで酸化膜５
上に形成したポリシリコン層を導電化した後、周
知の技術を用いてエツチングし、その表面を酸化
してゲート保護のための酸化シリコン膜７を形成
することにより、第３図の如くゲート６を形成す
る。次いで、第２図に示されるN--型不純物層
（第１の不純物層）３を形成するために、Ｎ型不
純物、たとえば、リン（Ｐ）をゲート電極３をマ
スクとしてエネルギー約50KeV、ドース量約１
×1012／cm程度で打ちこみ導入する。１３の領域
がＮ型不純物を導入した部分である。この場合、
シリコン基板表面を保護するため、薄い酸化膜５
を介してＮ型不純物の導入を行なう。
板１を用意し、周知の技術を用いて基板表面に選
択的にフイールド絶縁膜４を形成する。次に、フ
イールド絶縁膜４で区画される領域にゲート絶縁
膜となる薄い酸化膜５を形成し、次いで酸化膜５
上に形成したポリシリコン層を導電化した後、周
知の技術を用いてエツチングし、その表面を酸化
してゲート保護のための酸化シリコン膜７を形成
することにより、第３図の如くゲート６を形成す
る。次いで、第２図に示されるN--型不純物層
（第１の不純物層）３を形成するために、Ｎ型不
純物、たとえば、リン（Ｐ）をゲート電極３をマ
スクとしてエネルギー約50KeV、ドース量約１
×1012／cm程度で打ちこみ導入する。１３の領域
がＮ型不純物を導入した部分である。この場合、
シリコン基板表面を保護するため、薄い酸化膜５
を介してＮ型不純物の導入を行なう。
次に、厚さ400Å程度のSiO2膜を全面に堆積さ
せたのち、前記SiO2膜に異方性エツチングを施
し、ゲート６の側面にSiO2膜の残滓であるサイ
ドウオール８を形成する。次に、ソース・ドレイ
ンを形成する領域に薄いSiO2膜１５を堆積させ
たのち、サイドウオール８及びゲート電極６をマ
スクとして第２図に示されるN-型不純物層１２
を形成するために、Ｎ型不純物、たとえば燐
（Ｐ）を打ち込みエネルギー約50KeV、ドーズ量
１×1014／cm2程度の条件で基板内に導入する。第
４図で示されるイオン打ち込み層１３のうち、短
かい点線のものがN-型不純物層１２となるもの
である。サイドウオール８をマスクとしているた
めにN--型不純物層３を形成するために打ち込ん
だ不純物（ゲート６まで到している点線）より、
狭い領域に分布している。以上のように不純物を
導入したのち、導入した不純物を引きのばすため
に、拡散高温処理を行なう。このようにして形成
されたものが第５図の如きものである。このの
ち、さらに、N+型不純物層２を形成するために、
同じく、サイドウオール８及びゲート電極６をマ
スクとして、Ｎ型不純物層をシリコン基板内に導
入する。N+型不純物層２は、第２図に示す如く、
N-型不純物層１２の内側に存在し、かつ、より
高濃度であるように形成しなければならない。従
つて、N-型不純物層１２形成のための不純物よ
りも拡散係数が小さい性質を有するＮ型不純物、
たとえば砒素砒素（As）を導入する。砒素は、
打ち込みエネルギー約80KeV、ドーズ量５×
1015／cm2程度の条件で打ちこみ、これを高温処理
で適宜拡散して、第６図の如く形成する。このよ
うにすれば、ソース・ドレイン層はN+型不純物
層２，N-型不純物層１２，N--不純物層３の３
層によつて形成されることになり、特に、ゲート
端部においては、N--型層３，N-型層１２，N+
型層２の順に、序々に濃度が増すように形成され
る。従つて、ゲート端部におけるホツトキヤリヤ
の発生が著しく減少するとともに、高抵抗領域が
少なくなるため、相互コンダクタンスの劣化が妨
げ、素子特性の向上が図れる。
せたのち、前記SiO2膜に異方性エツチングを施
し、ゲート６の側面にSiO2膜の残滓であるサイ
ドウオール８を形成する。次に、ソース・ドレイ
ンを形成する領域に薄いSiO2膜１５を堆積させ
たのち、サイドウオール８及びゲート電極６をマ
スクとして第２図に示されるN-型不純物層１２
を形成するために、Ｎ型不純物、たとえば燐
（Ｐ）を打ち込みエネルギー約50KeV、ドーズ量
１×1014／cm2程度の条件で基板内に導入する。第
４図で示されるイオン打ち込み層１３のうち、短
かい点線のものがN-型不純物層１２となるもの
である。サイドウオール８をマスクとしているた
めにN--型不純物層３を形成するために打ち込ん
だ不純物（ゲート６まで到している点線）より、
狭い領域に分布している。以上のように不純物を
導入したのち、導入した不純物を引きのばすため
に、拡散高温処理を行なう。このようにして形成
されたものが第５図の如きものである。このの
ち、さらに、N+型不純物層２を形成するために、
同じく、サイドウオール８及びゲート電極６をマ
スクとして、Ｎ型不純物層をシリコン基板内に導
入する。N+型不純物層２は、第２図に示す如く、
N-型不純物層１２の内側に存在し、かつ、より
高濃度であるように形成しなければならない。従
つて、N-型不純物層１２形成のための不純物よ
りも拡散係数が小さい性質を有するＮ型不純物、
たとえば砒素砒素（As）を導入する。砒素は、
打ち込みエネルギー約80KeV、ドーズ量５×
1015／cm2程度の条件で打ちこみ、これを高温処理
で適宜拡散して、第６図の如く形成する。このよ
うにすれば、ソース・ドレイン層はN+型不純物
層２，N-型不純物層１２，N--不純物層３の３
層によつて形成されることになり、特に、ゲート
端部においては、N--型層３，N-型層１２，N+
型層２の順に、序々に濃度が増すように形成され
る。従つて、ゲート端部におけるホツトキヤリヤ
の発生が著しく減少するとともに、高抵抗領域が
少なくなるため、相互コンダクタンスの劣化が妨
げ、素子特性の向上が図れる。
以上のように形成したのち、層間絶縁膜９をリ
ンシリケートガラス（PSG）等で形成し、コン
タクトホール１４を第７図の如く形成する。この
のち、周知の技術を用いてアルミニウム配線１
４、フアイナンスパツシベーシヨン膜１１を形成
し、第２図の如く完成する。
ンシリケートガラス（PSG）等で形成し、コン
タクトホール１４を第７図の如く形成する。この
のち、周知の技術を用いてアルミニウム配線１
４、フアイナンスパツシベーシヨン膜１１を形成
し、第２図の如く完成する。
(1) 本発明においては、ソース・ドレイン層を
N--型不純物層、N-型不純物層、N+型不純物
層の３層から形成しており、ゲート端部の不純
物濃度勾配が緩やかになり、電界集中が妨げる
ため、ホツトキヤリヤの発生を著しく少なくす
ることが可能である。
N--型不純物層、N-型不純物層、N+型不純物
層の３層から形成しており、ゲート端部の不純
物濃度勾配が緩やかになり、電界集中が妨げる
ため、ホツトキヤリヤの発生を著しく少なくす
ることが可能である。
(2) 上記(1)と同様に不純物濃度勾配が緩やかであ
り、高抵抗領域が少ないため、MISFETの相
互インダクタンス（gm）の劣化が防止できる。
従つて、動作速度が向上する。
り、高抵抗領域が少ないため、MISFETの相
互インダクタンス（gm）の劣化が防止できる。
従つて、動作速度が向上する。
(3) ゲート側面に形成したサイドウオールを利用
して、N-型不純物層、N+型不純物層を形成
しているため、短チヤネル効果（実際のゲー
ト巾よりもチヤネルが短かくなる現象）を防
止できる。
して、N-型不純物層、N+型不純物層を形成
しているため、短チヤネル効果（実際のゲー
ト巾よりもチヤネルが短かくなる現象）を防
止できる。
(4) 短チヤネル効果が防止できるため、素子の微
細化を実現できる。
細化を実現できる。
以上本発明者によつてなされた発明を実施例に
基づき具体的に説明したが、本発明は上記実施例
に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもな
い。たとえば、ゲート６はシリサイド、又は、金
属であつてもよく、さらに、Al配線は他の金属
であつても良い。又、層間絶縁膜やフアイナルパ
ツシベーシヨン膜はPSGの他SiO2等も使用でき
る。
基づき具体的に説明したが、本発明は上記実施例
に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもな
い。たとえば、ゲート６はシリサイド、又は、金
属であつてもよく、さらに、Al配線は他の金属
であつても良い。又、層間絶縁膜やフアイナルパ
ツシベーシヨン膜はPSGの他SiO2等も使用でき
る。
以上の説明では主として本発明者によつてなさ
れた発明をその背景となつた利用分野である
MISFET半導体装置の製造方法に適用した場合
について説明したが、それに限定されるものでな
く、たとえば、相補型MISFET、バイポーラ相
補型MISFET等に適用できる。
れた発明をその背景となつた利用分野である
MISFET半導体装置の製造方法に適用した場合
について説明したが、それに限定されるものでな
く、たとえば、相補型MISFET、バイポーラ相
補型MISFET等に適用できる。
第１図は、本発明の前提となつたLDD構造を
有するMISFETの断面図、第２図は、本発明に
より製造されたMISFETの断面図、第３図〜第
７図は、本発明によるMISFETの製造工程を示
す断面図、第８図は、ゲート端からのチヤネル方
向位置と不純物濃度分布を示すグラフである。 １……P-型半導体基板、２……N+型ソース・
ドレイン層、３……N--型ソース・ドレイン層、
４……フイールド絶縁膜（SiO2）、５……ゲート
絶縁膜（SiO2）、６……ゲート（ポリシリコン）、
７……ゲート保護のための酸化シリコン膜
（SiO2）、８……サイドウオール（SiO2）、９……
層間絶縁膜（PSG）、１０……アルミニウム配
線、１１……フアイナルパツシベーシヨン膜、１
２……N-型ソース・ドレイン層、１３……ひ素
打ち込み層、１４……コンタクトホール、１５…
…基板保護のための酸化シリコン膜（SiO2）。
有するMISFETの断面図、第２図は、本発明に
より製造されたMISFETの断面図、第３図〜第
７図は、本発明によるMISFETの製造工程を示
す断面図、第８図は、ゲート端からのチヤネル方
向位置と不純物濃度分布を示すグラフである。 １……P-型半導体基板、２……N+型ソース・
ドレイン層、３……N--型ソース・ドレイン層、
４……フイールド絶縁膜（SiO2）、５……ゲート
絶縁膜（SiO2）、６……ゲート（ポリシリコン）、
７……ゲート保護のための酸化シリコン膜
（SiO2）、８……サイドウオール（SiO2）、９……
層間絶縁膜（PSG）、１０……アルミニウム配
線、１１……フアイナルパツシベーシヨン膜、１
２……N-型ソース・ドレイン層、１３……ひ素
打ち込み層、１４……コンタクトホール、１５…
…基板保護のための酸化シリコン膜（SiO2）。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板上にフイールド絶縁
膜、ゲート絶縁膜及びゲートを順次形成した後、
前記ゲートをマスクとして前記半導体基板と逆導
電型の第２導電型の第１不純物を導入する工程
と、前記ゲートの側壁にサイドウオールを形成し
た後、前記ゲート及び前記サイドウオールをマス
クとして第２導電型の第２不純物を前記第１不純
物よりも高濃度に導入する工程と、導入した前記
第１不純物及び前記第２不純物を熱処理で引きの
ばし拡散して、一端が前記ゲート下まで延在する
第１不純物層を形成すると共に、一端が前記ゲー
ト下の前記第１不純物層の端部近傍まで延在し、
底部が前記第１不純物層の底部より深くまで延在
し、かつ前記第１不純物層よりも不純物濃度が高
い第２不純物層を形成する工程と、前記ゲート及
び前記サイドウオールをマスクとして前記第２不
純物よりも拡散係数が小さい第２導電型の第３不
純物を前記第２不純物よりも高濃度に導入する工
程と、導入した前記第３不純物を熱処理で引きの
ばし拡散して、前記第２不純物層に囲まれ、かつ
前記第２不純物層よりも不純物濃度が高い第３不
純物層を形成する工程とを含むことを特徴とする
半導体装置の製造方法。 ２ 前記第１不純物および前記第２不純物はリン
であり、前記第３不純物はヒ素であることを特徴
とする特許請求の範囲第１項記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243810A JPS60136376A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243810A JPS60136376A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60136376A JPS60136376A (ja) | 1985-07-19 |
| JPH0560265B2 true JPH0560265B2 (ja) | 1993-09-01 |
Family
ID=17109267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58243810A Granted JPS60136376A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60136376A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0187016B1 (en) * | 1984-12-27 | 1991-02-20 | Kabushiki Kaisha Toshiba | Misfet with lightly doped drain and method of manufacturing the same |
| JPS61216364A (ja) * | 1985-03-20 | 1986-09-26 | Fujitsu Ltd | 半導体装置 |
| JPS6315465A (ja) * | 1986-07-07 | 1988-01-22 | Nec Corp | 半導体装置の製造方法 |
| US5215936A (en) * | 1986-10-09 | 1993-06-01 | Kabushiki Kaisha Toshiba | Method of fabricating a semiconductor device having a lightly-doped drain structure |
| JPH01204471A (ja) * | 1988-02-09 | 1989-08-17 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2760068B2 (ja) * | 1989-07-18 | 1998-05-28 | ソニー株式会社 | Ｍｉｓ型半導体装置の製造方法 |
| JPH04206933A (ja) * | 1990-11-30 | 1992-07-28 | Nec Corp | 半導体装置 |
| WO1994027325A1 (en) * | 1993-05-07 | 1994-11-24 | Vlsi Technology, Inc. | Integrated circuit structure and method |
| KR100189964B1 (ko) * | 1994-05-16 | 1999-06-01 | 윤종용 | 고전압 트랜지스터 및 그 제조방법 |
| JP3762002B2 (ja) * | 1996-11-29 | 2006-03-29 | 株式会社東芝 | 薄膜トランジスタ、及び液晶表示装置 |
| JP3594550B2 (ja) | 2000-11-27 | 2004-12-02 | シャープ株式会社 | 半導体装置の製造方法 |
-
1983
- 1983-12-26 JP JP58243810A patent/JPS60136376A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60136376A (ja) | 1985-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100237279B1 (ko) | Misfet, 상보형misfet 및 그 제조방법 | |
| US9018697B2 (en) | fin FET and method of fabricating same | |
| US5245208A (en) | Semiconductor device and manufacturing method thereof | |
| US5510279A (en) | Method of fabricating an asymmetric lightly doped drain transistor device | |
| US4908327A (en) | Counter-doped transistor | |
| JPH081957B2 (ja) | 半導体装置の製造方法 | |
| JP2957757B2 (ja) | トランジスタ製作方法 | |
| JPH0560265B2 (ja) | ||
| KR970009054B1 (ko) | 평면구조 모스 트랜지스터 및 그 제조방법 | |
| JPS6344770A (ja) | 電界効果型トランジスタの製造方法 | |
| KR940011482B1 (ko) | Mos형 반도체 장치 | |
| JPH10144921A (ja) | 半導体素子の構造及び製造方法 | |
| US8003472B2 (en) | Method of manufacturing semiconductor device | |
| JP3106757B2 (ja) | Ｍｏｓ電界効果半導体装置の製造方法 | |
| JPS6197967A (ja) | 半導体装置およびその製造方法 | |
| JPS6344769A (ja) | 電界効果型トランジスタ及びその製造方法 | |
| KR100415191B1 (ko) | 비대칭형 씨모스 트랜지스터의 제조 방법 | |
| JPS61210673A (ja) | Ｍｉｓ型半導体装置 | |
| KR940010543B1 (ko) | 모스 트랜지스터의 제조방법 | |
| KR100200080B1 (ko) | 반도체 장치 및 그 제조방법 | |
| JPH0491481A (ja) | Ｍｉｓ電界効果トランジスタ | |
| KR960006689B1 (ko) | 반도체소자의 ldd 제조방법 | |
| JPH04255233A (ja) | 半導体装置及びその製造方法 | |
| JP2602589B2 (ja) | Ｌｄｄトランジスタの製造方法 | |
| KR100204014B1 (ko) | 모스트랜지스터 및 그 제조방법 |