JPH0562787B2

JPH0562787B2 -

Info

Publication number: JPH0562787B2
Application number: JP62122410A
Authority: JP
Inventors: Koichi Ooya
Original assignee: Asia Electronics Co
Current assignee: Asia Electronics Co
Priority date: 1987-05-21
Filing date: 1987-05-21
Publication date: 1993-09-09
Also published as: JPS63288351A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明はメモリ・ブロツクの書き込み、読み出
し回路に関するもので、特に半導体試験装置にお
けるパターン・データ・メモリの書き込み、読み
出し回路に使用されるものである。

（従来の技術）半導体試験装置に於けるパターン・データ・メ
モリの書き込み、読み出し回路は、通常第６図に
示す様な論理回路構成が一般的である。第６図に
おいて５１は双方向バスドライバ、５２はアンド
回路、５３はパターン・データ・メモリ、５７は
遅延素子である。ここでCPU（中央処理装置）の
バスラインBUS１……BUSnの信号は複数ビツト
からなり、パターン・データ・メモリ５３の書き
込みまたは読み出しデータとなる。又、BUS１
……BUSn信号はパターン・データ・メモリのブ
ロツク３１，３２，……３ｎへのアドレス情報と
双方向性バスドライバ回路１１，１２，……１ｎ
のブロツク選択情報ともなる。双方向性バスドラ
イバ回路１１，１２，……１ｎの選択情報はブロ
ツク選択カウンタ５５へ、パターン・データ・メ
モリ５３のアドレス情報はパターン・アドレス・
カウンタ５６へ、それぞれSETCK信号でロード
される。ブロツク選択カウンタ５５の出力はブロ
ツク選択回路５４の入力信号となり、ブロツク選
択回路５４によつて双方向性バスドライバ選択信
号Ｓ１，Ｓ２，……Snのうち１つが選択される。
信号Ｓ１，Ｓ２，……Snは双方向性バスドライ
バ５１を選択すると同時にAND回路５２の入力
となる。Ｓ１はAND回路２１の入力信号、Ｓ２
はAND回路２２の入力信号、以下同様にＳ３…
…Snまでの信号がAND回路２３……２ｎの入力
信号となる。このAND回路２１……２ｎで、そ
れぞれWM信号とCPU信号及び、Ｓ１……Sn信
号の３つの論理積がとられて、書き込みするべき
パターン・データ・メモリ５３の書き込み許可信
号（WE）となる。

第６図の回路に於いて、WM信号が“１”（ア
リ）ならパターン・データ・メモリ５３へデータ
を書き込むモードになり、“０”（ナシ）ならパタ
ーン・データ・メモリ５３からデータを読み出す
モードになる。書き込みモードの場合、第７図の
如く書き込みアドレス情報とブロツク選択情報を
与える時間ａサイクルと書き込みデータを与える
時間ｂサイクルが時分割で処理されることにな
る。同様に、読み出しモードの場合も、第８図の
如く読み出しアドレス情報とブロツク選択情報を
与える時間ａサイクルと読み出しデータを得るｂ
サイクルが時分割で処理される。いずれもの場合
も、アドレス情報とブロツク選択情報はａサイク
ル、即ち、同サイクル内で２つの情報を同時に与
えなければならない為、バスラインBUS１……
BUSnを分割して処理する事になる。例えばパタ
ーン・データ・メモリ３１，……３ｎが4096ワー
ド×16ビツトのメモリとすれば、BUS１……
BUS１２がアドレス情報となり、BUS１３……
BUS１６がブロツク選択情報となる。よつて、
この場合１６ブロツクのパターン・データ・メモ
リが扱える。

ここで、パターン・データ・メモリ５３へデー
タを連続して書き込む場合、或いはパターン・デ
ータ・メモリ５３から連続してデータを読み出す
場合、第９図の如く、まず最初に読み書きを行な
うアドレス値とブロツク選択値０をａサイクルで
与え、次のｂ１サイクルから連続してｂ２，ｂ３
……とデータの読み出し、又は書き込みが行なわ
れる。ブロツク選択カウンタ５５はｂサイクル毎
に１カウントづつカウント・アツプされ、パター
ン・データ・メモリ５３が３１，３２，……３ｎ
と順次選択されてゆく。ブロツク選択カウンタ５
５がｎ−１になつた時、ブロツク選択カウンタが
キヤリー信号を出力し、パターン・アドレス・カ
ウンタ５６をカウント・アツプしてパターン・デ
ータ・メモリ５３のアドレスを進める。この時、
ブロツク選択カウンタはｎ−１から０にもどり、
また最初からｎ−１までカウント・アツプされ、
パターン・アドレス・カウンタ５６が＋１され
る。以下同様に読み出し又は書き込みが行なわれ
る、（発明が解決しようとする問題点）次にパターン・データ・メモリ５３の、ある１
つのメモリ・ブロツクから連続してデータを読み
出す場合、或いはメモリ・ブロツクへ書き込む場
合、又は不連続なメモリ・ブロツク（メモリ５３
の）にデータを読み書きする場合、第１０図の如
く毎回アドレス情報とブロツク選択情報を与えな
ければならない。よつて、この例に於いては次の
様な欠点がある。

(1) 不連続パターン・データ・メモリ・ブロツク
へのデータの書き込み、及びデータの読み出し
はアドレス情報とブロツク選択情報の両方が必
ず必要となるため、データのみの書き込み、読
み出しは不可能である。

(2) 不連続なパターン・データ・メモリ・ブロツ
クへのデータの書き込み、読み出しには、デー
タ毎に必ずアドレス情報と選択情報が必要とな
るため、書き込み、読み出し時間が長くなる。

本発明は上記実情に鑑みてなされたもので、半
導体試験装置等に於けるパターン・データ・メモ
リにデータを書き込む場合、又はデータを読み出
す場合、最初にアドレス情報とブロツク選択情報
を設定する事により、以後、アドレス情報とブロ
ツク選択情報なしに、任意のパターン・データ・
メモリ・ブロツクへ書き込み、または読み出しが
連続して行なえ、以つて前記従来の問題点を改善
することを目的としたものである。

（問題点を改善するための手段と作用）本発明は、ブロツク毎に情報を記憶するパター
ン・データ・メモリと、CPU（中央処理装置）の
バスラインと前記パターン・データ・メモリとの
間に設けられた双方向バスドライバと、前記パタ
ーン・データ・メモリのブロツクを選択するブロ
ツク選択回路と、前記CPUからのブロツク選択
情報を順次蓄積し該情報に応じて前記ブロツク選
択回路の出力を選択するブロツク・セレクト・メ
モリと、前記パターン・データ・メモリの書き込
みまたは読み出しのアドレス設定手段と、前記
CPUにより設定値を記憶するレジスタと、書き
込みまたは読み出しサイクルが変わる毎にカウン
ト値が変わるブロツク・セレクト・カウンタと、
このカウンタの出力と前記レジスタの出力とを比
較し、その結果に応じて前記ブロツク・セレク
ト・カウンタをリセツトし、また前記アドレス設
定手段のアドレス値を変えるアドレス・コンパレ
ータと、前記ブロツク・セレクト・カウンタの出
力と前記ブロツク・セレクト・メモリへのCPU
からのブロツク選択情報とを切り変えるマルチプ
レクサとを具備したことを特徴とするメモリ・ブ
ロツクの書き込み、読み出し回路である。即ち本
発明は、メモリ・ブロツクへのデータの書き込み
又は読み出しを制御する回路に於て、ブロツク・
セレクト・メモリ及びその制御回路を用い、最初
にアドレス情報とブロツク選択情報を設定する事
により、以後データ毎にCPUが介在することな
く、アドレス情報とブロツク選択情報なしにデー
タのみを書き込み又は読み出しが、ブロツクの順
序を自由に連続して行なう事が出来るようにした
ものである。

（実施例）以下図面を参照して本発明の一実施例を説明す
る。第１図は同実施例の構成図であるが、これは
第６図のものと対応させた場合の例であるから、
対応個所には同一符号を用いる。第１図において
５１は双方向性バスドライバ回路１１，１２，…
…１ｎから構成される双方向バス・ドライバであ
る。この双方向性バス・ドライバ５１はパター
ン・データ・メモリ５３とバス・ライン信号
BUS１……BUSnを接続する回路で、その方向は
DIR信号が“１”（アリ）の時、書き込み方向で
“０”（ナシ）なら読み出し方向となる。

５２のAND回路２１，２２，……２ｎはパタ
ーン・データ・メモリ５３にデータを書き込むた
めに必要な書き込み許可信号WEを得るための回
路で、ブロツク選択信号Ｓ１，Ｓ２，……Snと、
WM信号とCPU信号の３つの論理積が成立した
時出力される。WM信号はパターン・データ・メ
モリ５３へデータを書き込むか、読み出すかを決
める信号で、書き込み時“１”、読み出し時“０”
となる。

パターン・データ・メモリ５３はメモリ・ブロ
ツク３１，３２，……３ｎを有し、このブロツク
３１，３２，……３ｎは半導体試験に必要なフア
ンクシヨン・テスト・パターンが記憶されるメモ
リである。

ブロツク・セレクト・メモリ６７は読み出し又
は、書き込みするパターン・データ・メモリ３
１，３２，……３ｎとバス・ラインBUS１，
BUS２，……BUSnとのデータの受け渡しを行な
う双方向性バス・ドライバ１１，１２，……１ｎ
の選択及び、選択されたパターン・データ・メモ
リに書き込み許可信号WEを出力するための情報
を記憶するメモリである。このブロツク・セレク
ト・メモリ６７はバスラインBUS１……BUSn側
からブロツク選択情報を順に取り込んで記憶する
が、これは最初の情報蓄積時のみで、その後のブ
ロツク・セレクト・メモリ６７の動作はブロツ
ク・セレクト・カウンタ６８にまかせる。ブロツ
ク選択回路５４はブロツク・セレクト・メモリ６
７からの出力データ信号０をデコードし、出力信
号Ｓ１，Ｓ２，……Snの内、１つの信号を出力
する。この信号Ｓ１，Ｓ２，……Snで双方向性
バス・ドライバ５１、パターン・データ・メモリ
５３及びAND回路５２の選択を行なう。

パターン・アドレス・カウンタ５６はパター
ン・データ・メモリ５３の書き込み、読み出しア
ドレスを設定するアドレス・カウンタである。最
初のアドレス設定は、バス・ラインBUS１……
BUSn上のデータをSETCK１信号によりアドレ
ス・カウンタ５６へロードする。以後、パター
ン・アドレス・カウンタ５６のUP入力端子に加
えられるINCP信号によりカウント・アツプされ
る。

ブロツク・セレクト・カウンタ６８はブロツ
ク・セレクト・メモリ６７のアドレスを設定する
アドレス・カウンタである。ブロツク・セレク
ト・カウンタ６８のRST入力端子はパターン・
データ・メモリ５３へデータの読み出し、書き込
み転送を開始する以前にTR信号でクリアされ
る。又、ブロツク・セレクト・カウンタ６８のク
リアはブロツク・セレクト・メモリ６７へブロツ
ク選択データを書き込む場合も書き込み前にTR
信号でクリアされる。

ループ・エンド・レジスタ６９はブロツク・セ
レクト・メモリ６７のループ・エンド・アドレス
を指定するレジスタである。ループ・エンド・レ
ジスタ６９へのデータ・セツトはバス・ライン
BUS１……BUSn上のアドレス・データを
SETCK２信号によりセツトする。

アドレス・コンパレータ７０はループ・エン
ド・レジスタ６９にセツトされたループ・エン
ド・アドレスとブロツク・セレクト・カウンタ６
８の内容とが一致したかを検出するデジタル・コ
ンパレータである。ブロツク・セレクト・カウン
タ６８は０からカウント・アツプされ、ループ・
エンド・レジスタ６９の内容と一致するまで１、
２……と、デイレイ・ライン６６で遅延された
CPU信号によつて、カウント・アツプされる。
ＡとＢの両者の内容が一致すると、アドレス・コ
ンパレータ７０のＡ＝Ｂ端子から一致信号COIN
が出力される。

AND回路７２はブロツク・セレクト・カウン
タ６８のクリア信号を得るために上記COIN信号
とCUP信号の論理積をとる回路である。この
AND回路７２の出力信号はデイレイ・ライン７
３で遅延された後、OR回路７４を通りブロツ
ク・セレクト・カウンタ６８のRST端子に加え
られ、プロツク・セレクト・カウンタ６８がクリ
アされる。マルチ・プレクサ７１はブロツク・セ
レクト・メモリ６７のアドレス・データを選択す
る回路である。このマルチ・プレクサ７１で選択
するアドレス・データは、バスラインBUS１…
…BUSnで与えられるデータと、ブロツク・セレ
クト・カウンタ６８の出力Ｑから与えられるデー
タとがありBS信号により選択される。即ちBS信
号が“１”（アリ）の時バス・ラインBUS１……
BUSnのアドレス・データが“０”（ナシ）の時、
ブロツク・セレクト・カウンタ６８から出力され
るアドレス・データが選択される。

次に第１図の動作を適宜第２図ないし第５図の
タイムチヤートを参照して説明する。まず第１図
のパターン・データ・メモリ５３へデータを書き
込む場合、或いはパターン・データ・メモリ５３
からデータを読み出す場合、第２図で示す様にａ
サイクルのBUS１……BUSn信号で与えられた書
き込み、読み出し開始アドレス・データを
SETCK１信号でパターン・アドレス・カウンタ
５６へセツトする。次に、ブロツク・セレクト・
メモリ６７のアドレスを０番地からＸ番地までの
間ループさせる為に必要なループ・エンド・アド
レスをループ・エンド・レジスタ６９にセツトす
る。このループ・エンド・アドレス・データは、
第２図に示すｂサイクルのBUS１……BUSnの信
号上で与えられ、SETCK２信号によつてルー
プ・エンド・レジスタ６９にセツトされる。次の
C1サイクル、C2サイクル、…では、BUS１……
BUSnの信号上で与えられたブロツク選択情報を
順次C1サイクル、C2サイクル…と書き込んでゆ
く。例えば、第３図で示す様にａサイクルでパタ
ーン・アドレス・カウンタ５６にパターン・デー
タ・メモリ５３の書き込み或いは読み出しを開始
したいアドレス“０”を書き込む。次に、ｂサイ
クルでループ・エンド・レジスタ６９にブロツ
ク・セレクト・カウンタ６８を３進カウンタとし
て使用する為のデータ“２”を書き込む。この
“２”は一度書き込まれたら固定である。又、C1
サイクルでブロツク・セレクト・メモリ６７のア
ドレス“０”に１回目に書き込み或いは読み出し
を行ないたいパターン・データ・メモリ５３のブ
ロツク選択情報、例えば“５”を書き込み、C2
サイクルでブロツク・セレクト・メモリ６７のア
ドレス“１”に２回目に書き込み或いは読み出し
を行ないたいパターン・データ・メモリ５３のブ
ロツク選択情報、例えば“３”を書き込み、C3
サイクルでブロツク・セレクト・メモリ６７のア
ドレス“２”に、３回目に書き込み或いは読み出
しを行ないたいパターン・データ・メモリ５３の
ブロツク選択情報、例えば“１”を書き込む。第
１図の回路に於いて、WM信号が“１”（アリ））
ならパターン・データ・メモリ５３へデータを書
き込むモードになり、“０”（ナシ）ならパター
ン・データ・メモリ５３からデータを読み出すモ
ードになる。

書き込みモードの場合、第４図に示す様に、
TR信号が“０”（ナシ）になり、ブロツク・セ
レクト・カウンタ６８のリセツトが解除され、、
BS信号が“０”（ナシ）になり、マルチプレクサ
７１はブロツク・セレクト・カウンタ６８の出力
信号Ｑ（初期値“０”）を選択して、それがブロツ
ク・セレクト・メモリ６７のアドレス入力とな
る。

１回目のC1サイクルでは、ブロツク・セレク
ト・メモリ６７のアドレスは“０”で、出力０は
ブロツク“５”即ちブロツク選択回路５４はＳ５
（図示せず）を選択し、双方向バス・ドライバ１
５（図示せず）が選択されAND回路２５（図示
せず）で、Ｓ５信号、WM信号、CUP信号の３
つの論理積がとれ、書き込み許可信号となり、パ
ターン・データ・メモリ５３の３５（図示せず）
のアドレス“０”にバスラインBUS１…BUSnの
データが書き込まれる。CUP信号はパターン・
データ・メモリ３５の書き込みが終了した後、遅
延素子６６を通りブロツク・セレクト・カウンタ
６８のカウント・アツプ信号となり、その出力信
号Ｑは＋１され、ブロツク・セレクト・メモリ６
７のアドレス“１”を示す事になる。

２回目のC2サイクルは、ブロツク・セレク
ト・メモリ６７のアドレスは“１”で出力０はブ
ロツク“３”即ちブロツク選択回路５４はＳ３を
選択し、双方向バス・ドライバ１３（図示せず）
が選択され、AND回路２３（図示せず）でＳ３
信号、WM信号、CUP信号の３つの論理積がと
られ、書き込み許可信号WEとなり、パターン・
データ・メモリ３３（図示せず）のアドレス
“０”にBUS１……BUSnのデータが書き込まれ
る。CUP信号は、パターン・データ・メモリ３
３（図示せず）の書き込みが終了した後、遅延素
子６６を通り、ブロツク・セレクト・カンンタ６
８のカウント・アツプ信号となり、その出力信号
Ｑは＋１され、ブロツク・セレクト・メモリ６７
のアドレス“２”を示す事になる。

３回目のC3サイクルでは、ブロツク・セレク
ト・メモリ６７のアドレスは“２”で、出力０は
ブロツク“１”、即ちブロツク選択回路５４は、
Ｓ１を選択し双方向バス・ドライバ１１が選択さ
れ、AND回路２１で、Ｓ１信号、WM信号、
CUP信号の３つの論理積がとられ、書き込み許
可信号となりパターン・データ・メモリ３１のア
ドレス“０”にBUS１…BUSnのデータが書き込
まれる。この時、ループ・エンド・レジスタ６９
の出力信号Ｑはあらかじめ“２”がセツトされて
おり、C3サイクルではブロツク・セレクト・カ
ウンタ６８も“２”になる為、アドレス・コンパ
レータ７０の入力端子ＡとＢの一致がとれ、一致
出力Ａ＝Ｂが“１”（アリ）となる。AND回路７
２でアドレス・コンパレータ７０の一致出力Ａ＝
ＢとCUP信号との論理積がとれ、その出力信号
が遅延素子７３を通り、パターン・アドレス・カ
ウンタ５６のカウント・アツプ信号となり、パタ
ーン・アドレス・カウンタ５６が＋１される。
又、それがOR回路７４を通り、ブロツク・セレ
クト・カウンタ６８のリセツト信号となり、出力
信号Ｑが“０”になり、ブロツク・セレクト・メ
モリ６８のアドレスは初期値“０”にもどる。以
下、同様に書き込みが行なわれる。

読み出しモードの場合、第５図に示す様にTR
信号が“１”（アリ）になり、ブロツク・セレク
ト・カウンタ６８のリセツトが解除され、BS信
号が“０”（ナシ）になり、マルチプレクサ７１
はブロツク・セレクト・カウンタ６８の出力信号
Ｑ（初期値“０”）を選択して、それがブロツク・
セレクト・メモイ６７のアドレス入力となる。ま
たWM信号が“０”（ナシ）の為、AND回路５２
で論理積がとれないので、書き込み許可信号は出
力されない。

１回目のC1サイクルではブロツク・セレク
ト・メモリ６７のアドレスは“０”で、出力はブ
ロツク“５”即ちブロツク選択回路はＳ５（図示
せず）を選択し、双方向バス・ドライバ１５（図
示せず）が選択され、パターン・データ・メモリ
３５（図示せず）のアドレス“０”の内容が
BUS１……BUSnに読み出された後、遅延素子６
６を通つたCPU信号がブロツク・セレクト・カ
ウンタ６８のカウント・アツプ信号となり、その
出力信号Ｑは＋１され、ブロツク・セレクト・メ
モリ６７のアドレス“１”を示す事になる。

２回目のC2サイクルでは、ブロツク・セレク
ト・メモリ６７のアドレスは“１”で出力０はブ
ロツク“３”即ちブロツク選択回路５４はＳ３
（図示せず）を選択し双方向バス・ドライバ１３
（図示せず）が選択され、パターン・データ・メ
モリ３３（図示せず）のアドレス“０”の内容が
BUS１……BUSnに読み出された後、遅延素子６
６を通つたCUP信号がブロツク・セレクト・カ
ウンタ６８おカウント・アツプ信号となり、その
出力信号Ｑは＋１され、ブロツク・セレクト・メ
モリ６７のアドレス“２”を示す事になる。

３回目のC3サイクルでは、ブロツク・セレク
ト・メモリ６７のアドレスは“２”で、出力０は
ブロツク“１”即ちブロツク選択回路５４はＳ１
を選択し、双方向バスドライバ１１が選択され、
パターン・データ・メモリ３１のアドレス“０”
の内容がBUS１…BUSnに読み出される。この時
ループエンドレジスタ６９の出力信号Ｑはあらか
じめ“２”がセツトされており、C3サイクルで
はブロツク・セレクト・カウンタ６８も“２”に
なる為、アドレス・コンパレータ７０の入力端子
ＡとＢの一致がとれ、一致出力Ａ＝Ｂが“１”
（アリ）となる。AND回路７２でアドレス・コン
パレータ７０の一致出力Ａ＝ＢとCUP信号との
論理積がとれ、その出力信号が遅延素子７３を通
り、パターン・アドレス・カウンタ５６のカウン
ト・アツプ信号となり、パターン・アドレス・カ
ウンタが＋１される。又、それがOR回路７４を
通り、ブロツク・セレクト・カウンタ６８のリセ
ツト信号となり、出力信号Ｑが“０”になり、ブ
ロツク・セレクト・メモリ６７のアドレスは初期
値“０”にもどる。以下、同様に読み出しが行な
われる。なお本発明は実施例のみに限られず種々
の応用が可能である。例えば第１図においてパタ
ーン・データ・メモリ５１へのバスライン（双方
向バスドライバ５１を介した）のみをDMA
（Direct Memory Access）のバスラインに置き
換え、同様にデータの書き込みまたは読み出しに
も応用できる。

［発明の効果］以上説明した如く本発明によれば下記のような
効果が具備される。

(1) 不連続なパターン・データ・メモリ・ブロツ
クに於けるデータの書き込み又は読み出しは、
最初にアドレス情報とブロツク選択情報をブロ
ツク・セレクト・メモリに設定する事により、
以後、アドレス情報とブロツク選択情報なし
に、データのみの書き込み又は読み出しが連続
して行なう事が出来る。

(2) 不連続なパターン・データ・メモリ・ブロツ
クに於いてデータの書き込み又は読み出しは、
データ毎にCPUがアドレス情報とブロツク情
報を与える必要がなくなる為、書き込み又は読
み出し時間を短縮する事が出来る。

(3) 不連続なパターン・データ・メモリ・ブロツ
クに於いて、データの書き込み又は読み出しを
行ないたいブロツクの順序を自由に設定出来
る。

(4) また本発明は、その各部構成が、データ書き
込み用と読み出し用とに兼用、つまり書き込み
用と読み出し用との双方に使える構成としたも
のだから、構成が簡単化されると共に、使用部
品数が半減化される利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図な
いし第５図は同構成の作用を示すタイムチヤー
ト、第６図は従来回路の構成図、第７図乃至第１
０図は同構成の作用を示すタイムチヤートであ
る。５１……双方向バスドライバ、５２……AND
回路、５３……パターン・データ・メモリ（３１
〜３ｎはメモリ・ブロツク）、５４……ブロツク
選択回路、５６……パターン・アドレス・カウン
タ、６７……ブロツク・セレクト・メモリ、６８
……ブロツク・セレクト・カウンタ、６９……ル
ープ・エンド・レジスタ、７０……アドレス・コ
ンパレータ、７１……マルチプレクサ。

Claims

【特許請求の範囲】

１ブロツク毎に情報を記憶するパターン・デー
タ・メモリ部と、CPU（中央処理装置）のバスラ
インと前記パターン・データ・メモリのブロツク
との間にそれぞれ設けられた双方向バスドライバ
部と、書き込みまたは読み出し時に、その書き込
みまたは読み出しを行う前記パターン・データ・
メモリのブロツクを選択するブロツク選択回路部
と、前記CPUからのブロツク選択情報を順次蓄
積し該蓄積したブロツク選択情報に応じて前記ブ
ロツク選択回路部の出力を選択するブロツク・セ
レクト・メモリ部と、前記パターン・データ・メ
モリ部内にで選択されたブロツクに対し書き込み
または読み出しを行うためのアドレスの初期値が
前記CPUにより設定されるアドレス・カウンタ
部と、前記CPUによりカウント設定値が記憶さ
れるレジスタ部と、前記ブロツク選択回路部によ
る書き込みまたは読み出しのサイクル毎にカウン
ト用信号を受けて、前記レジスタ部でのカウント
設定値に至るまでカウントを繰り返し、そのカウ
ント毎に得られるカウントデータに応じて前記ブ
ロツク・セレクト・メモリ部のアドレス指定を行
うことにより、前記ブロツク選択回路部の出力選
択を行なわせるブロツク・セレクト・カウンタ部
と、このブロツク・セレクト・カウンタ部の出力
と前記レジスタ部の出力とを比較し、これらカウ
ンタ部の出力とレジスタ部の出力とが一致した
ら、前記ブロツク・セレクト・カウンタ部をリセ
ツトしかつ前記アドレス・カウンタ部へカウント
用信号を送るアドレス・コンパレータ部と、前記
ブロツク・セレクト・カウンタ部の出力と前記ブ
ロツク・セレクト・メモリ部へのCPUからのブ
ロツク選択情報とを切り換えるマルチプレクサ部
と、読み出し時には、前記パターン・データ・メ
モリ部に対して、データの書き込みを禁止状態と
すると共に前記双方向バスドライバ部のデータ出
力方向を前記バスライン側に切り換え、書き込み
時には、前記パターン・データ・メモリ部を書き
込み許可状態とすると共に前記バスドライバ部の
データ入力方向をパターン・データ・メモリ部側
に切り換える切り換え手段とを具備したことを特
徴とするメモリ・ブロツクの書き込み、読み出し
回路。