JPH0562826B2 - - Google Patents
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- Publication number
- JPH0562826B2 JPH0562826B2 JP60054628A JP5462885A JPH0562826B2 JP H0562826 B2 JPH0562826 B2 JP H0562826B2 JP 60054628 A JP60054628 A JP 60054628A JP 5462885 A JP5462885 A JP 5462885A JP H0562826 B2 JPH0562826 B2 JP H0562826B2
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- JP
- Japan
- Prior art keywords
- iil
- diffusion layer
- layer
- grounding
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
Landscapes
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体装置技術さらにはIIL（イン
テグレーテツド・インジエクシヨン・ロジツク）
が形成される半導体集積回路装置に適用して特に
有効な技術に関するもので、例えば高速型IILが
形成される論理用半導体集積回路装置に適用して
有効な技術に関するものである。
テグレーテツド・インジエクシヨン・ロジツク）
が形成される半導体集積回路装置に適用して特に
有効な技術に関するもので、例えば高速型IILが
形成される論理用半導体集積回路装置に適用して
有効な技術に関するものである。
IILは、第４図にその等価回路を示すように、
pnp型バイポーラ・トランジスタQpとnpn型バイ
ポーラ・トランジスタQnとが一体的に集積形成
されたものであつて、QpのベースとQnのエミツ
タは各IILごとに共通化されてそれぞれ接地電位
GNDに接続される。
pnp型バイポーラ・トランジスタQpとnpn型バイ
ポーラ・トランジスタQnとが一体的に集積形成
されたものであつて、QpのベースとQnのエミツ
タは各IILごとに共通化されてそれぞれ接地電位
GNDに接続される。
第４図において、Vccは電源電位を、Icsは各
IIL（IIL1，IIL2，……）へインジエクシヨン電流
Ij1，Ij2，……を供給するための定電流回路をそ
れぞれ示す。
IIL（IIL1，IIL2，……）へインジエクシヨン電流
Ij1，Ij2，……を供給するための定電流回路をそ
れぞれ示す。
なお、IILについては、例えば、株式会社サイ
エンスフオーラム発行「超LSIデバイスハンドブ
ツク」昭和58年11月28日発行、173〜179頁などに
記載されている。
エンスフオーラム発行「超LSIデバイスハンドブ
ツク」昭和58年11月28日発行、173〜179頁などに
記載されている。
ところで、このIILでは、第４図に示すように、
IIL（（IIL1，IIL2，……）と接地電位GNDの間の
寄生抵抗r1，r2，……が直列に介在する。この寄
生抵抗r1，r2，……は、例えば埋込層や接地用拡
散層の抵抗によるものである。この直列寄生抵抗
r1，r2，……は、従来においては、IILの動作に
目立つた悪影響を及ぼしていなかつたためか、ほ
とんど問題にされていなかつた。
IIL（（IIL1，IIL2，……）と接地電位GNDの間の
寄生抵抗r1，r2，……が直列に介在する。この寄
生抵抗r1，r2，……は、例えば埋込層や接地用拡
散層の抵抗によるものである。この直列寄生抵抗
r1，r2，……は、従来においては、IILの動作に
目立つた悪影響を及ぼしていなかつたためか、ほ
とんど問題にされていなかつた。
ところが、IILを高度に微細化しようとすると、
その微細化のために埋込層の厚みを薄くしたりし
なければならず、これに伴つて上記直列寄生抵抗
r1，r2，……の存在が無視できぬほどに大きくな
つて、IILの動作に支障が生じるようになる、と
いうことが本発明者らによつて明らかとされた。
例えば、上記直列寄生抵抗r1，r2，……が大きく
なると、この抵抗r1，r2，……がIILの論理しき
い値を変動させ、これによりIILの動作、特に高
速での動作が不安定になる、という問題が生じる
ということが本発明者らによつて明らかとされ
た。
その微細化のために埋込層の厚みを薄くしたりし
なければならず、これに伴つて上記直列寄生抵抗
r1，r2，……の存在が無視できぬほどに大きくな
つて、IILの動作に支障が生じるようになる、と
いうことが本発明者らによつて明らかとされた。
例えば、上記直列寄生抵抗r1，r2，……が大きく
なると、この抵抗r1，r2，……がIILの論理しき
い値を変動させ、これによりIILの動作、特に高
速での動作が不安定になる、という問題が生じる
ということが本発明者らによつて明らかとされ
た。
また、その直列寄生抵抗r1，r2，……は、その
値が大きくなるにつれて相互のバラツキも大きく
なり、これによつて各IIL間の論理しきい値の整
合がとれなくなる、という問題が生じることも本
発明者らによつて明らかとされた。
値が大きくなるにつれて相互のバラツキも大きく
なり、これによつて各IIL間の論理しきい値の整
合がとれなくなる、という問題が生じることも本
発明者らによつて明らかとされた。
さらに、特開昭55−74180号、特開昭58−
213462号、特開昭60−226165号各公報には、IIL
の両側にインジエクタと接地を形成しただけのも
のは開示されているが、これらの公知技術は前記
したような複数の直列寄生抵抗の値の増大やその
バラツキを解決するものではなく、しかもIILと
インジエクタと接地との配置関係を開示しておら
ず、IILの動作の安定化、あるいはIILが形成され
る半導体装置の寸法の微細化および動作速度の高
速化を実現するものではない。
213462号、特開昭60−226165号各公報には、IIL
の両側にインジエクタと接地を形成しただけのも
のは開示されているが、これらの公知技術は前記
したような複数の直列寄生抵抗の値の増大やその
バラツキを解決するものではなく、しかもIILと
インジエクタと接地との配置関係を開示しておら
ず、IILの動作の安定化、あるいはIILが形成され
る半導体装置の寸法の微細化および動作速度の高
速化を実現するものではない。
この発明の目的は、複数のIILの接地電位側に
それぞれ介在する直列寄生抵抗の値のバラツキを
小さくすることができるようにし、これにより
IILの動作を安定化させることができるようにし
た半導体技術を提供するものである。
それぞれ介在する直列寄生抵抗の値のバラツキを
小さくすることができるようにし、これにより
IILの動作を安定化させることができるようにし
た半導体技術を提供するものである。
この発明の前記ならびにそのほかの目的と新規
な特徴については、本明細書の記述および添付図
面から明らかになるであろう。
な特徴については、本明細書の記述および添付図
面から明らかになるであろう。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記のとおりであ
る。
のの概要を簡単に説明すれば、下記のとおりであ
る。
すなわち、第１導電型半導体基板、上記半導体
基板の主面に形成された第２導電型半導体層、 上記半導体基板と上記半導体層との間に選択的
に介在し、その半導体層よりも高濃度を有する第
２導電型埋込層、 上記半導体層を電気的に分離するように設けら
れ、上記半導体層の主面から上記半導体基板に到
達する第１導電型分離拡散層、および 上記分離拡散層によつて分離された上記半導体
層の主面の複数のIIL（インテグレーテツド・イン
ジエクシヨン・ロジツク）部が配列形成された半
導体装置であつて、 上記IIL部の配列の一方の側に沿つてインジエ
クタ領域が帯状に設けられ、 上記IIL部の配列の他方の側に沿つて上記イン
ジエクタ領域と平行に上記埋込層に到達する接地
用拡散層が帯状に設けられ、 上記IIL部と上記接地用拡散層との間において、
それぞれの上記IIL部間に延在して上記半導体層
内における上記IIL部の領域よりも深く設けられ
た櫛型の選択酸化膜を有し、 接地電位に接続する電極が上記接地用拡散層に
全面的に、かつその接地用拡散層の表面を覆うよ
うに接続されていることにより、各IIL部の接地
側にそれぞれ寄生する直列抵抗のバラツキを小さ
くし、これによりIILの動作を安定化させること
ができるようにする、という目的を達成するもの
である。
基板の主面に形成された第２導電型半導体層、 上記半導体基板と上記半導体層との間に選択的
に介在し、その半導体層よりも高濃度を有する第
２導電型埋込層、 上記半導体層を電気的に分離するように設けら
れ、上記半導体層の主面から上記半導体基板に到
達する第１導電型分離拡散層、および 上記分離拡散層によつて分離された上記半導体
層の主面の複数のIIL（インテグレーテツド・イン
ジエクシヨン・ロジツク）部が配列形成された半
導体装置であつて、 上記IIL部の配列の一方の側に沿つてインジエ
クタ領域が帯状に設けられ、 上記IIL部の配列の他方の側に沿つて上記イン
ジエクタ領域と平行に上記埋込層に到達する接地
用拡散層が帯状に設けられ、 上記IIL部と上記接地用拡散層との間において、
それぞれの上記IIL部間に延在して上記半導体層
内における上記IIL部の領域よりも深く設けられ
た櫛型の選択酸化膜を有し、 接地電位に接続する電極が上記接地用拡散層に
全面的に、かつその接地用拡散層の表面を覆うよ
うに接続されていることにより、各IIL部の接地
側にそれぞれ寄生する直列抵抗のバラツキを小さ
くし、これによりIILの動作を安定化させること
ができるようにする、という目的を達成するもの
である。
以下、この発明の代表的な実施例を図面を参照
しながら説明する。
しながら説明する。
なお、図面において同一符号は同一あるいは相
当部分を示す。
当部分を示す。
第１図はこの発明による半導体装置の平面レイ
アウト状態の一実施例を示す。同図に示す半導体
装置には、多数のIIL部（IIL1，IIL2，……）が
帯状のインジエクタ領域５に沿つて配列・形成さ
れている。
アウト状態の一実施例を示す。同図に示す半導体
装置には、多数のIIL部（IIL1，IIL2，……）が
帯状のインジエクタ領域５に沿つて配列・形成さ
れている。
各IIL部（IIL1，IIL2，……）はそれぞれｐ型
ベース拡散槽６に形成され、ベースＢおよび複数
のコレクタC1，C2を有する。INJは列ごとに共
通化されたインジエクタであつて、定電流回路
Icsを会してプラス側電源電位Vccに接続される。
１１は接地電位GNDに接続される電極であつて、
上記インジエクタ領域５の反対側にIIL部をはさ
んで平行に設けられている。この電極１１は、そ
の下の接地用拡散層（図示省略）に沿つて該拡散
層と全面的に接合すべく形成されている。１は半
導体基板を示す。
ベース拡散槽６に形成され、ベースＢおよび複数
のコレクタC1，C2を有する。INJは列ごとに共
通化されたインジエクタであつて、定電流回路
Icsを会してプラス側電源電位Vccに接続される。
１１は接地電位GNDに接続される電極であつて、
上記インジエクタ領域５の反対側にIIL部をはさ
んで平行に設けられている。この電極１１は、そ
の下の接地用拡散層（図示省略）に沿つて該拡散
層と全面的に接合すべく形成されている。１は半
導体基板を示す。
第２図は上記IILの一つを取り出して、その断
面状態を示す。
面状態を示す。
同図において、１はp-型シリコン半導体基板、
２はn-型シリコンエピタキシヤル層、３はn+型
埋込層、４はp+型分離拡散層、９は表面酸化膜、
１０はロコス（局部酸化処理）によつて部分的に
厚く形成された酸化膜すなわち第３図の斜線で示
すように電極と平行に延びる部分および該部分と
直交方向に延びてIIL部と櫛歯状に入り込んだ部
分からなる櫛型の選択酸化膜をそれぞれ示す。
２はn-型シリコンエピタキシヤル層、３はn+型
埋込層、４はp+型分離拡散層、９は表面酸化膜、
１０はロコス（局部酸化処理）によつて部分的に
厚く形成された酸化膜すなわち第３図の斜線で示
すように電極と平行に延びる部分および該部分と
直交方向に延びてIIL部と櫛歯状に入り込んだ部
分からなる櫛型の選択酸化膜をそれぞれ示す。
また、５はｐ型拡散層による帯状のインジエク
タ領域、６はｐ型ベース拡散層、７１，７２は
n+型コレクタ拡散層、８はn+型接地用拡散層を
それぞれ示す。
タ領域、６はｐ型ベース拡散層、７１，７２は
n+型コレクタ拡散層、８はn+型接地用拡散層を
それぞれ示す。
ここで、接地用拡散層８は埋込層に達するよう
に形成されたn+型拡散層であつて、上記インジ
エクタ領域５の反対側にて、IILの配列方向に沿
つて平行に走行すべく形成されている。この接地
用拡散層８には、その走行方向に沿つて全面的に
接続する電極１１が形成されている。そして、こ
の電極１１が接地電位GNDに接続されている。
に形成されたn+型拡散層であつて、上記インジ
エクタ領域５の反対側にて、IILの配列方向に沿
つて平行に走行すべく形成されている。この接地
用拡散層８には、その走行方向に沿つて全面的に
接続する電極１１が形成されている。そして、こ
の電極１１が接地電位GNDに接続されている。
これにより、各IILはそれぞれ、埋込層３、接
地用拡散層８、および電極１１を介して接地電位
GNDに接続されるようになつている。このとき、
その埋込層３、接地用拡散層８、および電極１１
にはそれぞれ抵抗が寄生する。しかし、その中で
最も大きく介在する抵抗は埋込層３に寄生する抵
抗である。接地用拡散層８にも抵抗が寄生する
が、その見掛け上の抵抗は、この接地用拡散層８
にその走行方向に沿つて全面的に接続している電
極１１によつて、少なくとも埋込層３の寄生抵抗
よりも大幅に小さくなつている。従つて、第１図
に示す各IILごとの接地側直列寄生抵抗r1，r2，
……の大部分は埋込３の部分にて生じる寄生抵抗
だけと見ることができるようになる。この結果、
各IILの接地側に直列に寄生する抵抗の値をかな
り小さくすることができる。
地用拡散層８、および電極１１を介して接地電位
GNDに接続されるようになつている。このとき、
その埋込層３、接地用拡散層８、および電極１１
にはそれぞれ抵抗が寄生する。しかし、その中で
最も大きく介在する抵抗は埋込層３に寄生する抵
抗である。接地用拡散層８にも抵抗が寄生する
が、その見掛け上の抵抗は、この接地用拡散層８
にその走行方向に沿つて全面的に接続している電
極１１によつて、少なくとも埋込層３の寄生抵抗
よりも大幅に小さくなつている。従つて、第１図
に示す各IILごとの接地側直列寄生抵抗r1，r2，
……の大部分は埋込３の部分にて生じる寄生抵抗
だけと見ることができるようになる。この結果、
各IILの接地側に直列に寄生する抵抗の値をかな
り小さくすることができる。
しかしながら、ここで最も注目すべきことは、
各IILの接地側に直列に寄生する抵抗r1，r2，…
…（第１図）の大きさが、IILの位置などによら
ずに、互いに同じような大きさに揃えられるよう
になる、ということである。すなわち、接地電位
GNDに接続する電極１１が接地用拡散層８に全
面的に接続させられていることにより、その接地
用拡散層８における電位の偏りが平均化されて、
どの箇所を取つてもほぼ同じ電位に保たれるよう
になつている。この結果、各IILにおけるそれぞ
れの接地側直列寄生抵抗r1，r2，……（第１図）
の大きさのバラツキが小さくなり、これにより
IILの動作が安定化するようになる。そして、こ
のことが、そのIILが形成される半導体装置の寸
法の微細化および動作速度の高速化を一層行ない
やすくする。
各IILの接地側に直列に寄生する抵抗r1，r2，…
…（第１図）の大きさが、IILの位置などによら
ずに、互いに同じような大きさに揃えられるよう
になる、ということである。すなわち、接地電位
GNDに接続する電極１１が接地用拡散層８に全
面的に接続させられていることにより、その接地
用拡散層８における電位の偏りが平均化されて、
どの箇所を取つてもほぼ同じ電位に保たれるよう
になつている。この結果、各IILにおけるそれぞ
れの接地側直列寄生抵抗r1，r2，……（第１図）
の大きさのバラツキが小さくなり、これにより
IILの動作が安定化するようになる。そして、こ
のことが、そのIILが形成される半導体装置の寸
法の微細化および動作速度の高速化を一層行ない
やすくする。
第３図は第１図および第２図に示した半導体装
置の一部における平面レイアウト状態を示す。同
図に示すように、この実施例では、各IIL部の間
およびIILと上記接地用拡散層８の間にそれぞれ
部分的に厚く形成された酸化膜１０を介在させて
いる。この酸化膜１０はいわゆるアイソプレナー
工程によつて形成されたものであつて、上述のよ
うに形成したことによりIILのカラー領域として
機能するようになつている。このように、IILの
カラー領域を部分的に厚い酸化膜１０を用いて形
成することにより、その上に配線を這わせること
ができるようになる。つまり、各IILの回りに配
線のためのスペースを十分に確保することができ
るようになる。これにより、上記接地用拡散層８
を形成した跡の酸化膜を洗い落とすことにより上
記電極１１との接続用開口１１ａを自己整合的に
形成すること、いわゆるウオツシユドエミツタに
よる微細加工が、他の形成の妨げにならぬように
行なえる。
置の一部における平面レイアウト状態を示す。同
図に示すように、この実施例では、各IIL部の間
およびIILと上記接地用拡散層８の間にそれぞれ
部分的に厚く形成された酸化膜１０を介在させて
いる。この酸化膜１０はいわゆるアイソプレナー
工程によつて形成されたものであつて、上述のよ
うに形成したことによりIILのカラー領域として
機能するようになつている。このように、IILの
カラー領域を部分的に厚い酸化膜１０を用いて形
成することにより、その上に配線を這わせること
ができるようになる。つまり、各IILの回りに配
線のためのスペースを十分に確保することができ
るようになる。これにより、上記接地用拡散層８
を形成した跡の酸化膜を洗い落とすことにより上
記電極１１との接続用開口１１ａを自己整合的に
形成すること、いわゆるウオツシユドエミツタに
よる微細加工が、他の形成の妨げにならぬように
行なえる。
(1) IIL部の配列の一方の側に沿つてインジエク
タ領域５が帯状に設けられ、 上記IIL部の配列の他方の側に沿つて上記イ
ンジエクタ領域５と平行に埋込層３に到達する
接地用拡散層８が帯状に設けられ、 上記IIL部と上記接地用拡散層８との間にお
いて、それぞれの上記IIL部間に延在して半導
体層２内における上記IIL部の領域よりも深く
設けられた櫛型の選択酸化膜１０を有し、 接地電位に接続する電極１１が上記接地用拡
散層８に全面的に、かつその接地用拡散層８の
表面を覆うように接続されていることにより、
各IIL部の接地側にそれぞれ寄生する直列抵抗
のバラツキを小さくすることができ、それによ
りIILの動作を安定化させることができる。
タ領域５が帯状に設けられ、 上記IIL部の配列の他方の側に沿つて上記イ
ンジエクタ領域５と平行に埋込層３に到達する
接地用拡散層８が帯状に設けられ、 上記IIL部と上記接地用拡散層８との間にお
いて、それぞれの上記IIL部間に延在して半導
体層２内における上記IIL部の領域よりも深く
設けられた櫛型の選択酸化膜１０を有し、 接地電位に接続する電極１１が上記接地用拡
散層８に全面的に、かつその接地用拡散層８の
表面を覆うように接続されていることにより、
各IIL部の接地側にそれぞれ寄生する直列抵抗
のバラツキを小さくすることができ、それによ
りIILの動作を安定化させることができる。
(2) 特に、接地電位に接続する電極が接地用拡散
層に全面的に、かつその接地用拡散層の表面を
覆うように接続されていることにより、寄生直
列抵抗が低下され、各IILにおける接地側寄生
直列抵抗の大きさのバラツキを小さくすること
ができる。
層に全面的に、かつその接地用拡散層の表面を
覆うように接続されていることにより、寄生直
列抵抗が低下され、各IILにおける接地側寄生
直列抵抗の大きさのバラツキを小さくすること
ができる。
(3) 酸化膜を櫛型の選択酸化膜構造とすることに
より、隣合うIIL部間の寄生トランジスタ動作
を防止することができる。
より、隣合うIIL部間の寄生トランジスタ動作
を防止することができる。
(4) 上記(1)により、IILが形成される半導体装置
の寸法の微細化および動作速度の高速化を一層
容易に行うことが可能となる。
の寸法の微細化および動作速度の高速化を一層
容易に行うことが可能となる。
以上、本発明者によつてなされた発明を実施例
に基づき具体的に説明したが、この発明は上記実
施例に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまで
もない。
に基づき具体的に説明したが、この発明は上記実
施例に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまで
もない。
以上、本発明者によつてなされた発明をその背
景となつた利用分野である論理用半導体集積回路
装置の技術に適用した場合について説明したが、
それに限定されるものではなく、例えばアナロ
グ／デジタル混在型の半導体集積回路装置技術な
どにも適用できる。
景となつた利用分野である論理用半導体集積回路
装置の技術に適用した場合について説明したが、
それに限定されるものではなく、例えばアナロ
グ／デジタル混在型の半導体集積回路装置技術な
どにも適用できる。
第１図はこの発明による半導体装置の平面レイ
アウト状態の一実施例を示す図、第２図は第１図
に示した半導体装置の一部を示す一部破断斜視
図、第３図は第１図に示した半導体装置の一部分
における平面レイアウト状態を示す図、第４図は
IILの等価回路を示す図である。 １……p-型シリコン半導体基板、２……n-型
シリコンエピタキシヤル層、３……n+型埋込層、
５……インジエクタ領域、６……ｐ型ベース拡散
層、７１，７２……n+型コレクタ拡散層、IIL…
…インテグレーテツド・インジエクシヨン・ロジ
ツク、８……接地用拡散層、１０……部分的に厚
く形成された酸化膜、１１……接地電位に接続さ
れる電極。
アウト状態の一実施例を示す図、第２図は第１図
に示した半導体装置の一部を示す一部破断斜視
図、第３図は第１図に示した半導体装置の一部分
における平面レイアウト状態を示す図、第４図は
IILの等価回路を示す図である。 １……p-型シリコン半導体基板、２……n-型
シリコンエピタキシヤル層、３……n+型埋込層、
５……インジエクタ領域、６……ｐ型ベース拡散
層、７１，７２……n+型コレクタ拡散層、IIL…
…インテグレーテツド・インジエクシヨン・ロジ
ツク、８……接地用拡散層、１０……部分的に厚
く形成された酸化膜、１１……接地電位に接続さ
れる電極。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型半導体基板１、 上記半導体基板１の主面に形成された第２導電
型半導体層２、 上記半導体基板１と上記半導体層２との間に選
択的に介在し、その半導体層２よりも高濃度を有
する第２導電型埋込層３、 上記半導体層２を電気的に分離するように設け
られ、上記半導体層２の主面から上記半導体基板
１に到達する第１導電型分離拡散層４、および 上記分離拡散層４によつて分離された上記半導
体層２の主面に複数のIIL（インテグレーテツド・
インジエクシヨン・ロジツク）部が配列形成され
た半導体装置であつて、 上記IIL部の配列の一方の側に沿つてインジエ
クタ領域５が帯状に設けられ、 上記IIL部の配列の他方の側に沿つて上記イン
ジエクタ領域５と平行に上記埋込層３に到達する
接地用拡散層８が帯状に設けられ、 上記IIL部と上記接地用拡散層８との間におい
て、それぞれの上記IIL部間に延在して上記半導
体層２内における上記IIL部の領域よりも深く設
けられた櫛型の選択酸化膜１０を有し、 接地電位に接続する電極１１が上記接地用拡散
層８に全面的に、かつその接地用拡散層８の表面
を覆うように接続されていることを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60054628A JPS61214558A (ja) | 1985-03-20 | 1985-03-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60054628A JPS61214558A (ja) | 1985-03-20 | 1985-03-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61214558A JPS61214558A (ja) | 1986-09-24 |
| JPH0562826B2 true JPH0562826B2 (ja) | 1993-09-09 |
Family
ID=12976018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60054628A Granted JPS61214558A (ja) | 1985-03-20 | 1985-03-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61214558A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0610698Y2 (ja) * | 1987-10-20 | 1994-03-16 | 三洋電機株式会社 | 半導体集積回路 |
| JP2624280B2 (ja) * | 1988-01-27 | 1997-06-25 | 松下電子工業株式会社 | Ｉｉｌ素子 |
-
1985
- 1985-03-20 JP JP60054628A patent/JPS61214558A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61214558A (ja) | 1986-09-24 |
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