JPS61214558A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61214558A JPS61214558A JP60054628A JP5462885A JPS61214558A JP S61214558 A JPS61214558 A JP S61214558A JP 60054628 A JP60054628 A JP 60054628A JP 5462885 A JP5462885 A JP 5462885A JP S61214558 A JPS61214558 A JP S61214558A
- Authority
- JP
- Japan
- Prior art keywords
- iil
- diffusion layer
- grounding
- semiconductor device
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
Landscapes
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体装置技術さらにはＩＩＬ（インテグ
レーテッド・インジェクション・ロジック）が形成され
る半導体集積回路装置に適用し ・て特に有効な技術
に関するもので、例えば高速型ＩＩＬが形成される論理
用半導体集積回路装置忙適用して有効な技術に関するも
のである。
レーテッド・インジェクション・ロジック）が形成され
る半導体集積回路装置に適用し ・て特に有効な技術
に関するもので、例えば高速型ＩＩＬが形成される論理
用半導体集積回路装置忙適用して有効な技術に関するも
のである。
ＩＩＬは、第４図にその等価回路を示すように、ｐｎｐ
型バイポーラ・トランジスタＱｐとｎｐｎ型バイポーラ
・トランジスタＱｎとが一体的に集積形成されたもので
あって、ＱｐのベースとＱｎのエミッタは各ＩＩＬごと
に共通化されてそれぞれ接地電位ＧＮＤに接続される。
型バイポーラ・トランジスタＱｐとｎｐｎ型バイポーラ
・トランジスタＱｎとが一体的に集積形成されたもので
あって、ＱｐのベースとＱｎのエミッタは各ＩＩＬごと
に共通化されてそれぞれ接地電位ＧＮＤに接続される。
第４図において、ｖＣＣは電源電位を、工Ｃ８は各ＩＩ
Ｌ（ＩＩＬＩ、ＩＩＬ２．・・・）へインジェクション
電流Ｉｊ１． Ｉｊ２．・・・を供給するための定電流
回路ｔそれぞれ示す。
Ｌ（ＩＩＬＩ、ＩＩＬ２．・・・）へインジェクション
電流Ｉｊ１． Ｉｊ２．・・・を供給するための定電流
回路ｔそれぞれ示す。
なお、ＩＩＬについては、例えば、株式会社サイエンス
フォーラム発行ｒｆｆｌＬｓＩデバイスハンドブック」
昭和５８年１１月ｚｓａ発行、１７３〜１７９頁などに
記載されている〇 ところで、このＩＬＬでは、第４図に示すように、ＩＩ
Ｌ（ＩＩＬＩ、ＩＩＬ２・・・）と接地電位ＧＮＤの間
ＶＣ′４！生抵抗ｒ １． ｒ ２．− が直列ニ介
在する。この寄生抵抗ｒｌ＠ｒ２ｅ・・・は、例えば埋
込層や接地用拡散層の抵抗によるものである。
フォーラム発行ｒｆｆｌＬｓＩデバイスハンドブック」
昭和５８年１１月ｚｓａ発行、１７３〜１７９頁などに
記載されている〇 ところで、このＩＬＬでは、第４図に示すように、ＩＩ
Ｌ（ＩＩＬＩ、ＩＩＬ２・・・）と接地電位ＧＮＤの間
ＶＣ′４！生抵抗ｒ １． ｒ ２．− が直列ニ介
在する。この寄生抵抗ｒｌ＠ｒ２ｅ・・・は、例えば埋
込層や接地用拡散層の抵抗によるものである。
この直列寄生抵抗ｒｌ＊ｒＬ・・・は、従来においては
、ＩＩＬの動作に自室った悪影響を及ぼしていなかった
ためか、はとんど問題にされていなかった。
、ＩＩＬの動作に自室った悪影響を及ぼしていなかった
ためか、はとんど問題にされていなかった。
ところが、ＩＩＬを高度に微細化しようとすると、その
微細化のために埋込層の厚みを薄くしたりしなければな
らず、これに伴って上記直列寄生抵抗ｒＬｒＬ・・・の
存在が無視できぬほどに大きくなって、ＩＩＬの動作に
支障が生じるようになる、ということが本発明者らにエ
フ℃明らかとされた。例えば、上記直列寄生抵抗ｒ１．
ｒ２゜・・・が大きくなると、この抵抗ｒ １ ｅ
ｒ ２ ｅ・・・がｌＩＬの論理しきい値を変動させ、
これによりＩＩＬの動作、特に高速での動作が不安定に
なる、という問題が生じるということが本発明者らによ
って明らかとされた。
微細化のために埋込層の厚みを薄くしたりしなければな
らず、これに伴って上記直列寄生抵抗ｒＬｒＬ・・・の
存在が無視できぬほどに大きくなって、ＩＩＬの動作に
支障が生じるようになる、ということが本発明者らにエ
フ℃明らかとされた。例えば、上記直列寄生抵抗ｒ１．
ｒ２゜・・・が大きくなると、この抵抗ｒ １ ｅ
ｒ ２ ｅ・・・がｌＩＬの論理しきい値を変動させ、
これによりＩＩＬの動作、特に高速での動作が不安定に
なる、という問題が生じるということが本発明者らによ
って明らかとされた。
また、その直列寄生抵抗ｒ１．ｒ２．・・・は、その値
が大きくなるにつれて相互のバラツキも大きくなり、こ
れによって各ＩＩＬ間の論理しきい値の整合がとれなく
なる、という問題が生じることも本発明者らによって明
らかとされた＠〔発明の目的〕 この発明の目的は、複数のＩＬＬの接地電位側にそれぞ
れ介在する直列寄生抵抗の値のバラツキを小さくするこ
とができるようにし、これＫよりＩＩＬの動作を安定化
させることができるようにした半導体技術ｌ提供するも
のである。
が大きくなるにつれて相互のバラツキも大きくなり、こ
れによって各ＩＩＬ間の論理しきい値の整合がとれなく
なる、という問題が生じることも本発明者らによって明
らかとされた＠〔発明の目的〕 この発明の目的は、複数のＩＬＬの接地電位側にそれぞ
れ介在する直列寄生抵抗の値のバラツキを小さくするこ
とができるようにし、これＫよりＩＩＬの動作を安定化
させることができるようにした半導体技術ｌ提供するも
のである。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、ＩＩＬの配列に沿りて接尾用拡散層を帯状に
形成するとともに、接地電位に接続される電極をその接
地用拡散層の走行方向に沿りて全面的に形成することに
工り、各ＩＩＬ部の接地側にそれぞれ寄生する直列抵抗
のバラツキを小さくし、これに工りＩＩＬの動作を安定
化させることができるようにする、と〜・う目的を達成
するものである。
形成するとともに、接地電位に接続される電極をその接
地用拡散層の走行方向に沿りて全面的に形成することに
工り、各ＩＩＬ部の接地側にそれぞれ寄生する直列抵抗
のバラツキを小さくし、これに工りＩＩＬの動作を安定
化させることができるようにする、と〜・う目的を達成
するものである。
し実施例〕
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一符号は同一あるいは相轟部分を
示す。
示す。
第１図はこの発明による半導体装置の平面レイアウト状
態の一実施例を示す。同一に示す半導体装置には、多数
のＩＩＬ部（ＩＩＬｌ、ＩＩＬ２゜・・・）が帯状のイ
ンジェクタ領域５に石って配列・形成されている。
態の一実施例を示す。同一に示す半導体装置には、多数
のＩＩＬ部（ＩＩＬｌ、ＩＩＬ２゜・・・）が帯状のイ
ンジェクタ領域５に石って配列・形成されている。
各ＩＩＬ部（ＩＩＬＩ、ＩＩＬ２．・・・）はそれぞれ
ｐ型ベース拡散層６に形成され、ベースＢおｚび複ａの
コレクタＣＩ、Ｃ２を有する。ＩＮＪは列ごとに共通化
されたインジェクタであって・定電流回路Ｉｃｓを介し
てプラス側電源電位ＶＣＣに接続される。１１は接地電
位ＧＮＤに接続される電極であって、上記インジェクタ
領域５０反対側にＩＩＬ部をはさんで平行に設けられて
いる０この電極１１は、その下の接地用拡散層（図示省
略）に沿って該拡散層と全面的に接合すべく形成されて
いる。１は半導体基板を示す。
ｐ型ベース拡散層６に形成され、ベースＢおｚび複ａの
コレクタＣＩ、Ｃ２を有する。ＩＮＪは列ごとに共通化
されたインジェクタであって・定電流回路Ｉｃｓを介し
てプラス側電源電位ＶＣＣに接続される。１１は接地電
位ＧＮＤに接続される電極であって、上記インジェクタ
領域５０反対側にＩＩＬ部をはさんで平行に設けられて
いる０この電極１１は、その下の接地用拡散層（図示省
略）に沿って該拡散層と全面的に接合すべく形成されて
いる。１は半導体基板を示す。
第２図は上記ＩＩＬの一つｔ取り出して、その断面状態
を示す◎ 同図において、１はｐ−型シリコン半導体基板、２はｎ
−型シリコンエピタキシャル層、３はｎ＋＋埋込層、４
はｐ＋＋分離拡散層、９は表面酸化膜、１０はロコス（
局部酸化処理）によって部分的に厚く形成された酸化膜
をそれぞれ示す。
を示す◎ 同図において、１はｐ−型シリコン半導体基板、２はｎ
−型シリコンエピタキシャル層、３はｎ＋＋埋込層、４
はｐ＋＋分離拡散層、９は表面酸化膜、１０はロコス（
局部酸化処理）によって部分的に厚く形成された酸化膜
をそれぞれ示す。
また、５はｐ型砿散層による帯状のインジェクタ領域、
６はｐ型ベース孤散層、７１．７２はｎ″″型コレクタ
拡散層、８はｎ＋型接地用拡散Ｎをそれぞれ示す。
６はｐ型ベース孤散層、７１．７２はｎ″″型コレクタ
拡散層、８はｎ＋型接地用拡散Ｎをそれぞれ示す。
ここで、接地用拡散層８は埋込層に達するように形成さ
れたｎ＋型型数散層あって、上記インジェクタ領域５０
反対備に℃、ＩＩＬの配列方向に沿って平行に走行すべ
く形成されている。この接地用拡散層８には、その双方
方向に沿って全面的に接続する電極１１が形成されてい
る。そして、この電極１１が接地電位ＧＮＤに接続され
ている。
れたｎ＋型型数散層あって、上記インジェクタ領域５０
反対備に℃、ＩＩＬの配列方向に沿って平行に走行すべ
く形成されている。この接地用拡散層８には、その双方
方向に沿って全面的に接続する電極１１が形成されてい
る。そして、この電極１１が接地電位ＧＮＤに接続され
ている。
これにより、各１１Ｌはそれぞれ、埋込層３、接地用拡
散層８、および電極１１を介して接地電位ＧＮＤに接続
されるようになって（・る。このとき、その埋込層３、
接地用拡散層８、および電極１１にはそれぞれ抵抗が寄
生する。しかし、その中で最も大きく介在する抵抗は埋
込層３に寄生する抵抗である。接地用拡散層８にも抵抗
がを生するが、その見掛は上の抵抗は、この接地用拡散
層８にその走行方向に沿って全面的に接続している電極
１１によって、少な（とも埋込層３の寄生抵抗よりも大
幅に小さくなっている。従って、第１図に示す各ＩＩＬ
ごとの接地側１列寄生抵抗ｒｌ。
散層８、および電極１１を介して接地電位ＧＮＤに接続
されるようになって（・る。このとき、その埋込層３、
接地用拡散層８、および電極１１にはそれぞれ抵抗が寄
生する。しかし、その中で最も大きく介在する抵抗は埋
込層３に寄生する抵抗である。接地用拡散層８にも抵抗
がを生するが、その見掛は上の抵抗は、この接地用拡散
層８にその走行方向に沿って全面的に接続している電極
１１によって、少な（とも埋込層３の寄生抵抗よりも大
幅に小さくなっている。従って、第１図に示す各ＩＩＬ
ごとの接地側１列寄生抵抗ｒｌ。
ｒ２．・・・の大部分は埋込層３の部分にて生じる寄生
抵抗だけと見ることができるようになる。この結果、各
ＩＬＬの接地側に直列に芽生する抵抗の値をかなり小さ
くすることができる。
抵抗だけと見ることができるようになる。この結果、各
ＩＬＬの接地側に直列に芽生する抵抗の値をかなり小さ
くすることができる。
しかしながら、ここで最も注目すべきことは。
各ＩＩＬの接尾側に直列に寄生する抵抗ｒｌ。
ｒ２．・・・（第１図）の大きさが、ＩＩＩ、の位置な
どによらずに、互℃・に同じような大きさに揃えられる
ようになる、ということである。すなわち、接地電位Ｇ
ＮＤに接続する電極１１が接続用拡散層８に全面的に接
続させられていることにより、その接地用拡散層８にお
ける電位の偏りが平均化されて、どの箇所を取ってもほ
ぼ同じ電位に保たれるようＫなっている。この結果、各
ＩＩＬにおけるそれぞれの接地側１列寄生抵抗ｒ１．ｒ
Ｌ・・・（第１図）の大きさのバラツキが小さくなり、
これによりＩＩＬの動作が安定化するようになる。
どによらずに、互℃・に同じような大きさに揃えられる
ようになる、ということである。すなわち、接地電位Ｇ
ＮＤに接続する電極１１が接続用拡散層８に全面的に接
続させられていることにより、その接地用拡散層８にお
ける電位の偏りが平均化されて、どの箇所を取ってもほ
ぼ同じ電位に保たれるようＫなっている。この結果、各
ＩＩＬにおけるそれぞれの接地側１列寄生抵抗ｒ１．ｒ
Ｌ・・・（第１図）の大きさのバラツキが小さくなり、
これによりＩＩＬの動作が安定化するようになる。
そして、このことが、そのＩＩＬが形成される半導体装
置の寸法の微細化および動作速度の高速化な一層行ない
やすくする。
置の寸法の微細化および動作速度の高速化な一層行ない
やすくする。
第３図は第１図および第２図に示した半導体装置の一部
における平面レイアウト状態を示す。同図に示すように
、この実施例では、各ＩＩＬ部の間およびＩＩＬと上記
接地用拡散層８０間にそれぞれ部分的に厚く形成された
酸化ｍｌ Ｏ’ｆｆｉ介在させている。この酸化Ｒ１０
はいわゆるアイソブレナ一工程によって形成されたもの
であって、上述のように形成したことＶＣ，ｃすＩＩＬ
のカラー領域として機能するよう釦なっている。このよ
うに、ＩＩＬのカラー領域を部分的に厚い酸化膜１０を
用いて形成することにより、その上に配ｍを１妬せるこ
とができるようになる。つまり、各ＩＩＬの回りに配線
のためのスペースを十分に確保する′ことができるよう
になる。これにより、上記接地用拡散層８１Ｆ！：形成
した跡の酸化膜を洗い落とすことにより上記電極１１と
の接続用開口１１ａを自己整合的に形成すること、いわ
ゆるウオッシェドエミッタによる微細加工が、他の形成
の妨げにならぬように行なえる。
における平面レイアウト状態を示す。同図に示すように
、この実施例では、各ＩＩＬ部の間およびＩＩＬと上記
接地用拡散層８０間にそれぞれ部分的に厚く形成された
酸化ｍｌ Ｏ’ｆｆｉ介在させている。この酸化Ｒ１０
はいわゆるアイソブレナ一工程によって形成されたもの
であって、上述のように形成したことＶＣ，ｃすＩＩＬ
のカラー領域として機能するよう釦なっている。このよ
うに、ＩＩＬのカラー領域を部分的に厚い酸化膜１０を
用いて形成することにより、その上に配ｍを１妬せるこ
とができるようになる。つまり、各ＩＩＬの回りに配線
のためのスペースを十分に確保する′ことができるよう
になる。これにより、上記接地用拡散層８１Ｆ！：形成
した跡の酸化膜を洗い落とすことにより上記電極１１と
の接続用開口１１ａを自己整合的に形成すること、いわ
ゆるウオッシェドエミッタによる微細加工が、他の形成
の妨げにならぬように行なえる。
（１３ＩＩＬの配列に沿りて接地用拡散層を帯状に形成
するとともＫ、接地電位に接続されろ電極をその接地用
拡散層の走行方向に沿って全面的に形成することにより
、各ＩＩＬ部の接地側にそれぞれ寄生する直列抵抗のバ
ラツキを小さくすることができ、これによりＩＩＬの動
作を安定化させることができる。
するとともＫ、接地電位に接続されろ電極をその接地用
拡散層の走行方向に沿って全面的に形成することにより
、各ＩＩＬ部の接地側にそれぞれ寄生する直列抵抗のバ
ラツキを小さくすることができ、これによりＩＩＬの動
作を安定化させることができる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記酸化膜
１０はエツチング形成された溝などであってもよい。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記酸化膜
１０はエツチング形成された溝などであってもよい。
以上、本発明者によってなされた発明をその背景となっ
た利用分野である論理用半導体集積回路装置の技術に適
用した場合について説明したが、それに限定されるもの
ではなく、例えばアナログ／デジタル混在型の半導体集
積回路装置技術などにも適用できろ。
た利用分野である論理用半導体集積回路装置の技術に適
用した場合について説明したが、それに限定されるもの
ではなく、例えばアナログ／デジタル混在型の半導体集
積回路装置技術などにも適用できろ。
第１図はこの発明による半導体装置の平面レイアウト状
態の一実施例を示す図、 ＠２図は第１図に示した半導体装置の一部な示す一部破
断斜視図、 第３図は第１図に示した半導体装置の一部分における平
面レイアウト状態を示す図、 第４図はＩＩＬの等何回路を示す図である。 １・・・ｐ−型シリコン半導体基板、２・・・ｎ−型シ
リコンエピタキシャル層、３・・・ｎ＋型埋込層、５・
・・インジェクタ領域、６・・・ｐ型ベース拡散層、７
１．７２・・・ｎ＋型コレクタ拡散層、ＩＩＬ・・・イ
ンテグレーテッド・インジェクション・ロジック、８・
・・接地用五散層、１０・・・部分的に厚く形成された
酸化膜、１１・・・接地電位に接続される電極。 代理人 弁理士 小 川 勝 トチゝ・。 ”−、、ｒ 第 ３ 図 第 ４ 図
態の一実施例を示す図、 ＠２図は第１図に示した半導体装置の一部な示す一部破
断斜視図、 第３図は第１図に示した半導体装置の一部分における平
面レイアウト状態を示す図、 第４図はＩＩＬの等何回路を示す図である。 １・・・ｐ−型シリコン半導体基板、２・・・ｎ−型シ
リコンエピタキシャル層、３・・・ｎ＋型埋込層、５・
・・インジェクタ領域、６・・・ｐ型ベース拡散層、７
１．７２・・・ｎ＋型コレクタ拡散層、ＩＩＬ・・・イ
ンテグレーテッド・インジェクション・ロジック、８・
・・接地用五散層、１０・・・部分的に厚く形成された
酸化膜、１１・・・接地電位に接続される電極。 代理人 弁理士 小 川 勝 トチゝ・。 ”−、、ｒ 第 ３ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、複数のＩＩＬ（インテグレーテッド・インジェクシ
ョン・ロジック）が配列・形成された半導体装置にあっ
て、ＩＩＬ部の配列の一方の側に沿ってインジェクタ領
域を帯状に形成するとともに、その反対の側に沿って接
地用拡散層を帯状に形成し、さらにこの接地用拡散層に
その走行方向に沿って全面的に接続する電極を帯状に形
成し、この電極を接地電位に接続したことを特徴とする
半導体装置。 ２、各ＩＩＬ部の間およびＩＩＬと上記接地用拡散層の
間にそれぞれ部分的に厚く形成された酸化膜を介在させ
たことを特徴とする特許請求の範囲第１項記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60054628A JPS61214558A (ja) | 1985-03-20 | 1985-03-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60054628A JPS61214558A (ja) | 1985-03-20 | 1985-03-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61214558A true JPS61214558A (ja) | 1986-09-24 |
| JPH0562826B2 JPH0562826B2 (ja) | 1993-09-09 |
Family
ID=12976018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60054628A Granted JPS61214558A (ja) | 1985-03-20 | 1985-03-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61214558A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0165150U (ja) * | 1987-10-20 | 1989-04-26 | ||
| JPH01191467A (ja) * | 1988-01-27 | 1989-08-01 | Matsushita Electron Corp | Ｉｉｌ素子 |
-
1985
- 1985-03-20 JP JP60054628A patent/JPS61214558A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0165150U (ja) * | 1987-10-20 | 1989-04-26 | ||
| JPH01191467A (ja) * | 1988-01-27 | 1989-08-01 | Matsushita Electron Corp | Ｉｉｌ素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0562826B2 (ja) | 1993-09-09 |
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