JPH056344B2

JPH056344B2 -

Info

Publication number: JPH056344B2
Application number: JP58079590A
Authority: JP
Inventors: Nobuyuki Takenaka
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1983-05-06
Filing date: 1983-05-06
Publication date: 1993-01-26
Also published as: JPS59204279A

Description

【発明の詳細な説明】産業上の利用分野本発明は、自己整合（セルフアライメント）拡
散で、ドレイン領域あるいはソース領域の形成が
なされるとともに、ゲート電極を形成する多結晶
シリコン層の一部がこの直下に形成されたコンタ
クト領域と直接繋つたゲートコンタクト構造をも
つMIS形半導体集積回路の製造方法に関するもの
である。

従来例の構成とその問題点 MIS形半導体集積回路においては、高集積化を
はかるための積極的な取り組みがなされおり、大
規模集積回路（LSI）にくらべてさらに集積度を
高めた超高密度集積回路（VLSI）が多々現出し
ている。

このVLSIにおいは、微細プロセスの採用は勿
論のこと、半導体基板の利用率を低下させる要因
を徹底的に排除する努力が払われている。なお、
VLSIを製造するための基本となるプロセスは、
自己整合プロセスであり、このプロセスによれ
ば、ドレインおよびソース領域とゲート電極との
間に不要な重り部分のないトランジスタの作り込
みができる。しかしながら、自己整合プロセスで
は、周知のようにゲート電極となる多結晶シリコ
ン層をマスクとして、半導体基板内への不純物の
導入がなされるため、ゲート電極層の直下に不純
物の導入領域を形成することができない。このた
め、たとえば第１図で示すような回路を集積化す
る場合に、集積度を低下させる不都合をきたす。
すなわち、MOSトランジスタ１とMOS負荷２と
で構成されるインバータの出力がMOSトランジ
スタ３とMOS負荷４で構成されるインバータへ
相互配線５を介して結合される回路を集積化する
場合、相互配線５はMOSトランジスタ３のゲー
ト電極を延長させて形成できるものの、これを
MOSトランジスタ１のドレイン領域とMOS負荷
２のソース領域へ直接接続することはできない。
したがつて、たとえば第２図で示すように、アル
ミニウムなどの金属配線層６を用いて上記の２領
域を接続し、さらに金属配線層６と相互配線５と
を接続することによつて、第１図の回路接続点部
Ａを形成することが行われていた。この構造によ
ると、回路接続点Ａの部分で、かなりの半導体基
板上面積の占拠が生じ、このことが高集積化をは
ばむ原因となつていた。

この不都合を排除するために、ゲート電極層と
して多結晶シリコン層を使用するとともに、この
多結晶シリコン層の選択された部分を半導体基板
の表面上に直接位置させ、多結晶シリコン層を通
して直下の半導体基板部分にまで不純物を拡散せ
るようにしたゲートコンタクト構造が提案される
に至つている。

第３図ａ〜ｃは、このようなコンタクト構造部
分を形成するために既に提案されている従来の製
造方法を説明するための図であり、出発材料とし
て例えばＰ形のシリコン基板７を準備し、先ず、
このＰ形シリコン基板７の上にフイールド酸化膜
８及びゲート酸化膜９を形成したのち、フオトレ
ジストマスク１０を形成し、このフオトレジスト
マスク１０に覆われることなく露出するゲート酸
化膜９を除去して半導体基板表面を底部に露出さ
せたコンタクト窓１１を形成する〔第３図ａ〕。
しかる後、フオトレジストマスク１０を除去し、
Ｐ形シリコン基板７に洗浄処理を施した後、全面
に多結晶シリコン膜１２を形成し、さらに、この
多結晶シリコン膜１２にｎ形不純物であるリンを
ドープする。同時にこのリンドープの過程でコン
タクト窓１１の部分に位置する多結晶シリコン膜
を通して直下のＰ形シリコン基板部分にもリンが
ドープされ、拡散層１３が形成される〔第３図
ｂ〕、次に、前記多結晶シリコン膜１２を選択的
にエツチングしてゲート電極１４，１５および拡
散層１３上のコンタクト１６を形成し、さらにゲ
ート電極直下のゲート酸化膜を除く他のゲート酸
化膜を全て除去してＰ形シリコン基板７の表面を
露出させ、この部分にｎ形不純物、たとえばヒ素
を拡散してｎ形拡散層１７，１８，１９および２
０を形成する〔第３図ｃ〕。

以上の過程を経て、例えば第１図で示す回路の
MOSトランジスタ１とMOS負荷２が形成され、
ｎ形拡散層１７と１８がMOSトランジスタ１の
ソース領域とドレイン領域、また、ｎ形拡散層１
９と２０がMOS負荷２のソース領域とドレイン
領域であるとすると、ドレイン領域１８とソース
領域１９が拡散層１３によつて相互接続され、ま
た、この相互接続点に多結晶シリコンのコンタク
ト１６がオーミツク接続された構造、すなわち、
第１図の回路接続点部Ａが得られる。したがつ
て、上記のコンタクト１６の延長部（図示せず）
をゲート電極とするMOSトランジスタを併せて
形成するならば、第１図で示した２つのインバー
タとその間の相互接続を含む回路を自己整合拡散
で形成することができる。

そして、この構造によれば、拡散層１３を微小
なものとすることができ、また、この拡散層１３
には多結晶シリコンのコンタクト１６が直接接続
するところとなるため、集積度を低下させるほど
の半導体基板占拠の問題は起らない。

このように、第３図ａ〜ｃを参照して説明した
従来の製造方法によれば、第２図で示す構造にお
ける不都合を排除することはできる。

ところで、上記の従来法においては、フオトレ
ジストマスク１０がゲート酸化膜９の上に直接被
着されるため、フオトレジストマスク１０によつ
てゲート酸化膜９の表面が汚染されることが避け
られない。このため多結晶シリコン膜１２を形成
する直前に施す洗浄処理工程でゲート酸化膜９の
表面をバツフアード弗酸で数10Å程度エツチング
し、表面の汚染層を除去する必要があつた。しか
し、ゲート酸化膜のエツチング量を精密に制御す
ることは極めて難しく、従来の方法によると、
MOSトランジスタの重要なパラメータであるゲ
ート酸化膜厚の制御精度が低下するばかりでな
く、膜厚が当初の厚みより薄くなる膜減りの問題
が派生する。また、微細化が進むにつれて、ゲー
ト酸化膜厚は薄くなつており、従来の方法による
と、上記の制御精度の低下により、ゲート酸化膜
厚のウエハー間及びロツト間のばらつきが大きく
なり、MIS形半導体集積回路の製造歩留が低下す
る不都合もあつた。

発明の目的本発明は、上述した従来の製造方法に存在した
ゲート酸化膜厚のばらつき、ならびに膜減りの問
題を確実に排除することができる製造方法の提供
を目的とするものである。

発明の構成本発明のMIS形半導体集積回路の製造方法は、
一導電形の半導体基板上に絶縁膜を形成し、さら
に、この絶縁膜上に第１の多結晶シリコン膜を形
成する工程と、同工程で形成した第１の多結晶シ
リコン膜およびその下部に形成された前記絶縁膜
の一部を食刻除去して、前記半導体基板の一部の
表面を露出させる工程と、前記第１の多結晶シリ
コン膜上ならびに前記半導体基板の露出面上に第
２の多結晶シリコン膜を形成する工程と、前記多
結晶シリコン膜中ならびに同多結晶シリコン膜と
直接接する半導体基板部分に不純物をドーピング
する工程と、多結晶シリコン膜およびその下部の
絶縁膜を選択的に食刻除去し、ゲート電極および
半導体基板のドーピング部に繋るコンタクトを形
成する工程と、ゲート電極をマスクにして半導体
基板内にドレイン及びソース領域形成用の不純物
を導入する工程を含む方法である。この製造方法
によれば、ゲート絶縁膜の上には、フオトレジス
トマスクの形成に先だつて第１の多結晶シリコン
膜が形成されるため、フオトレジストによるゲー
ト絶縁膜の汚染は生じない。また、第２の多結晶
シリコン膜の形成に先だつ洗浄工程でバツフアー
ド弗酸によるエツチングを施しても、このときゲ
ート酸化膜がエツチングされることもない。この
ため、ゲート酸化膜の膜減りがなく、厚さも高い
精度で制御されたMIS形半導体集積回路の製造が
可能になる。

実施例の説明以下に、第４図ａ〜ｃで示す製造工程図を参照
して本発明の製造方法の一実施例について詳細に
説明する。

第４図は、Ｐ形シリコン基板を出発材料として
使用し、MIS形半導体集積回路が製造される過程
を示した図であり、まず、同図ａで示すように、
Ｐ形シリコン基板７の上に、周知の選択酸化法で
膜厚約7000Åのフイールド酸化膜８を形成する。
さらに熱酸化処理を施して膜厚が約300Åのゲー
ト酸化膜（酸化シリコン膜）９を形成し、その上
に減圧CVD法で膜厚が約500Åの第１多結晶シリ
コン膜２１を形成する。続いてこの上をフオトレ
ジスト層で被覆するとともに、これをパターンニ
ングしてフオトレジストマスク１０を形成したの
ち、これをマスクにして、第１多結晶シリコン膜
をプラズマエツチングで選択的に除去し、さらに
この下のゲート酸化膜部分をバツフアード弗酸で
エツチングしてＰ形シリコン基板７の表面部分が
底面に露出するコンタクト窓部１１を形成する。

次にフオトレジストマスクを全て除去し、第１
多結晶シリコン膜２１の上面ならびにコンタクト
窓部１１の底部に露出するシリコン基板表面部分
の汚れや自然酸化膜をアンモニア、過酸化水素水
系の洗浄液およびバツフアード弗酸で除去した
後、第４図ｂで示すように第１多結晶シリコン膜
２１およびコンタクト窓部１１の底部に露出する
シリコン基板部分の上に減圧CVD法で膜厚が約
4000Åの第２多結晶シリコン膜２２を形成する。
ところで、上記の説明から明らかなように、ゲー
ト酸化膜９は、第１多結晶シリコン膜２１で直接
覆われているので、第２多結晶シリコン膜２２の
形成に先行する洗浄液やバツフアード弗酸を用い
た洗浄工程を経ても、ゲート酸化膜の膜減りはな
く、ゲート酸化膜は形成時の厚みをそのまま保つ
ている。また、当然のことながら、多結晶シリコ
ン膜厚がこの洗浄工程で減少することはない。

このようにして、第２多結晶シリコン膜２２を
形成した後、フオスフイン（PH₃）ガスを用いた
熱拡散法で第２多結晶シリコン膜２２とこの下に
ある第１多結晶シリコン膜２１にリンをドープす
る。この時、コンタクト窓部の中に形成された第
２多結晶シリコン膜部分を通してＰ形シリコン基
板部分の中にもリンが拡散し、リン拡散層（n⁺
拡散層）１３が形成される。

次に、再度フオトレジストマスクを形成して、
第２多結晶シリコン膜２２および第１多結晶シリ
コン膜２１をプラズマエツチング法で選択的に除
去して、第４図Ｃで示すゲート電極１４，１５お
よびリン拡散層１３上のコンタクト１６を形成す
る。続いて、ゲート電極直下のゲート酸化膜を除
く他のゲート酸化膜をバツフアード弗酸で全て除
去してＰ形シリコン基板７の表面を露出させ、こ
の部分にイオン注入法を用いてヒ素拡散層（n⁺
拡散層）１７〜２０を形成する。以上の処理を経
て、本発明の製造方法によるMOS形半導体集積
回路が完成する。なお、第４図ｃには示していな
いが、ゲート酸化膜上の多結晶シリコン膜厚（＝
第１多結晶シリコン膜厚＋第２多結晶シリコン膜
厚）がコンタクト窓部内の多結晶シリコン膜厚
（＝第２多結晶シリコン膜厚）よりも厚いために、
多結晶シリコン膜をエツチングしてゲート電極１
４，１５およびコンタクト１６を形成する際に、
コンタクト窓部のシリコン基板表面がエツチング
される。このシリコン基板のエツチング量はほぼ
第１多結晶シリコン膜厚に等しく、本実施例の場
合、この値は約500Åである。

この値は形成されるMOS形半導体集積回路の
特性や製造歩留に悪影響を及ぼす値ではなく、こ
のため、特性や製造歩留が変化することはない。
また、リン拡散層１３の上に残された多結晶シリ
コンコンタクト１６の膜厚は、上述したように、
第２多結晶シリコンの膜厚そのものであるが、こ
の部分に繋がりシリコン基板上にのびる配線部の
多結晶シリコン膜は、第４図ｃのＡ−A′に沿つ
て切断して示した第５図で示すように、第１多結
晶シリコン膜２１と第２多結晶シリコン膜２２が
積層されたものであり、したがつて配線抵抗が高
くなることはない。

発明の効果本発明のMIS形半導体集積回路の製造方法によ
れば、フオトレジストによるゲート酸化膜の汚染
がなく、また、洗浄ならびにバツフアード弗酸エ
ツチングの処理を経ても、ゲート酸化膜がエツチ
ングされることは全くない。このため、ゲート酸
化膜の厚みの精度を形成時の精度そのままに保つ
ことができ、しかも膜減りもない状態でMIS形半
導体集積回路を製造することができ、その特性の
安定化ならびに製造歩留の向上をはかることがで
きる。また、微細化を目的として、極めて薄いゲ
ート酸化膜を使用する場合でも本発明を適用する
ことができ、このため、超高密度化をはかる面で
大きな効果が奏される。

【図面の簡単な説明】

第１図は、MIS形半導体集積回路内へ作り込ま
れる回路例を示す図、第２図は、第１図で示す回
路の要部の構成例を示す断面図、第３図ａ〜ｃ
は、改良された回路接続点構造をうるための従来
の製造方法を説明するための図、第４図ａ〜ｃ
は、本発明にかかるMIS形半導体集積回路の製造
方法を説明するための図、第５図は、第４図ｃの
Ａ−A′線に沿つた断面図である。１，３……MOSトランジスタ（インバータト
ランジスタ）、２，４……MOS負荷（負荷トラン
ジスタ）、５……相互配線、６……金属配線層、
７……ｐ形シリコン基板、８……フイールド酸化
膜、９……ゲート酸化膜、１０……フオトレジス
トマスク、１１……コンタクト窓、１２……多結
晶シリコン膜、１３……ｎ形拡散層、１４，１５
……多結晶シリコンゲート電極、１６……多結晶
シリコンコンタクト、１７〜２０……ｎ形拡散層
（ドレイン、ソース領域用）、２１……第１多結晶
シリコン膜、２２……第２多結晶シリコン膜。

Claims

【特許請求の範囲】

１一導電形の半導体基板上にゲート絶縁膜を形
成し、さらに、この上に第１の多結晶シリコン膜
を形成する工程、同工程で形成した第１の多結晶
シリコン膜とこの下側に形成されているゲート絶
縁膜との一部を除去し、前記半導体基板の一部を
露出させる工程、前記第１の多結晶シリコン膜上
ならびに前記半導体基板の露出面上に第２の多結
晶シリコン膜を形成する工程、前記多結晶シリコ
ン膜中ならびに同多結晶シリコン膜と直接接する
半導体基板部分に不純物をドーピングする工程、
多結晶シリコン膜およびこの下側のゲート絶縁膜
を選択的に除去し、ゲート電極部および半導体基
板の不純物ドーピング部に繋る多結晶シリコンコ
ンタクトを形成する工程および前記ゲート電極部
ならびに多結晶シリコンコンタクトをマスクにし
て半導体基板内にドレイン及びソース領域形成用
の不純物を導入する工程を具備することを特徴と
するMIS形半導体集積回路の製造方法。