JPH056367B2 - - Google Patents
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- JPH056367B2 JPH056367B2 JP58204460A JP20446083A JPH056367B2 JP H056367 B2 JPH056367 B2 JP H056367B2 JP 58204460 A JP58204460 A JP 58204460A JP 20446083 A JP20446083 A JP 20446083A JP H056367 B2 JPH056367 B2 JP H056367B2
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- JP
- Japan
- Prior art keywords
- fet
- gaas
- resistor
- source
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明はGaAs半導体ウエフア上にFET、抵抗
を形成し、それらを接続することにより作成され
るGaAs FET IC、さらに詳しくいえばそれらIC
のうちアンバランス高周波信号をバランス高周波
信号に変換するGaAs FETのIC回路に関する。
を形成し、それらを接続することにより作成され
るGaAs FET IC、さらに詳しくいえばそれらIC
のうちアンバランス高周波信号をバランス高周波
信号に変換するGaAs FETのIC回路に関する。
従来、GaAsウエフアを用いたICは、増幅器、
ミキサの開発が主であり、バランス信号を必要と
するICの例は少ない。また、プリスケーラにお
いても入力信号にバランス信号を要求する発表が
ある等、GaAs FET IC内部ではバランス信号を
作ることが困難である。
ミキサの開発が主であり、バランス信号を必要と
するICの例は少ない。また、プリスケーラにお
いても入力信号にバランス信号を要求する発表が
ある等、GaAs FET IC内部ではバランス信号を
作ることが困難である。
一方、シリコンバイポーラプロセスを持ちいた
ICでは、アンバランス、バランス変換を行うた
め差動トランジスタ回路を用いることが一般的で
あるが、この場合は高周波特性が良好でなく、数
百ＭHzまでの動作が限界となつている。
ICでは、アンバランス、バランス変換を行うた
め差動トランジスタ回路を用いることが一般的で
あるが、この場合は高周波特性が良好でなく、数
百ＭHzまでの動作が限界となつている。
第１図にシリコンバイポーラプロセスを用い構
成した場合のアンバランス、バランス変換回路の
一例を示す。図において、４０，４１は差動トラ
ンジスタ、４２は定電流用のトランジスタであ
る。本回路では入力端子１に単一のアンバランス
信号を加えると出力端子２，３よりレベルのそろ
つたバランス信号が得られるが、その周波数は比
較的低い周波数に限定されていた。
成した場合のアンバランス、バランス変換回路の
一例を示す。図において、４０，４１は差動トラ
ンジスタ、４２は定電流用のトランジスタであ
る。本回路では入力端子１に単一のアンバランス
信号を加えると出力端子２，３よりレベルのそろ
つたバランス信号が得られるが、その周波数は比
較的低い周波数に限定されていた。
第２図は、第１図と同じ考えに基づいてGaAs
ウエフア上に作つたアンバランス、バランス変換
回路の従来例である。本図においては端子４に電
源電圧を加え、端子１より高周波信号を入力して
端子２と３に高周波差動信号を得ることができ
る。この回路の特性は、1GHzを越える高い周波
数にわたつてゲインがほぼ一定であり、両出力の
位相差がほぼ180度であるという優れた特長を持
つているが、両出力にゲイン差があり、入力信号
と同相側の出力（図中３の出力点）が数dBゲイ
ンが低くなるという欠点があつた。
ウエフア上に作つたアンバランス、バランス変換
回路の従来例である。本図においては端子４に電
源電圧を加え、端子１より高周波信号を入力して
端子２と３に高周波差動信号を得ることができ
る。この回路の特性は、1GHzを越える高い周波
数にわたつてゲインがほぼ一定であり、両出力の
位相差がほぼ180度であるという優れた特長を持
つているが、両出力にゲイン差があり、入力信号
と同相側の出力（図中３の出力点）が数dBゲイ
ンが低くなるという欠点があつた。
本発明の目的は、GaAsウエフアを用い、高周
波特性とバランス特性の良好なアンバランス、バ
ランス変換IC回路を提供することにある。
波特性とバランス特性の良好なアンバランス、バ
ランス変換IC回路を提供することにある。
前記目的を達成するために本発明によるGaAs
FET回路は、FETと抵抗を同一GaAsウエフア上
に形成し、第１のFETのソース電極およびゲー
ト電極をそれぞれ接地し、第２と第３のFETの
ソース電極を共通に接続し、その共通接続点と第
１のFETのドレイン電極とを接続し、第２と第
３のFETのそれぞれのゲート電極と前記共通接
続点との間に、それぞれ抵抗を挿入し、第２の
FETのゲート電極を高周波的に接地し、第３の
FETのゲート電極を高周波信号を入力するため
の電極に接続し、第２と第３のFETのドレイン
電極をそれぞれ出力用端子に接続して構成してあ
る。
FET回路は、FETと抵抗を同一GaAsウエフア上
に形成し、第１のFETのソース電極およびゲー
ト電極をそれぞれ接地し、第２と第３のFETの
ソース電極を共通に接続し、その共通接続点と第
１のFETのドレイン電極とを接続し、第２と第
３のFETのそれぞれのゲート電極と前記共通接
続点との間に、それぞれ抵抗を挿入し、第２の
FETのゲート電極を高周波的に接地し、第３の
FETのゲート電極を高周波信号を入力するため
の電極に接続し、第２と第３のFETのドレイン
電極をそれぞれ出力用端子に接続して構成してあ
る。
前記構成によれば本発明の目的は完全に達成で
きる。
きる。
以下、図面を参照して本発明をさらに詳しく説
明する。
明する。
第３図は本発明によるGaAs FET IC回路の参
考例を示す回路図である。アンバランスの高周波
信号は入力端子５と接地間に加えられウエフア上
に作られた第３のGaAs FET４６の動作によつ
て出力端子６に逆相の信号が出力される。またこ
のとき入力の信号周波数を変化した場合に出力の
信号レベルが高い周波数までほぼ一定であること
がGaAs FETを用いた場合の特長である。抵抗
２４に高周波電流が流れ、その結果として端子６
に出力が得られたと同一の高周波電流が抵抗２
１、第１のGaAs FET４８を通つて流れる。こ
の電流の流れる通路と他の第２のGaAs FET４
７のソース電流の流れる通路とが同一とみなされ
る限り、第２のGaAs FET４７のゲートが高周
波的に接地されているため、第２のGaAs FET
４７のドレイン抵抗２５に同一の高周波電流が流
れ、しかも電流の流れる方向が抵抗２４の場合と
逆方向であるから出力端子６と７の間に対接地間
のレベルが同一で、しかも極性が180度異なつた
バランス信号を得ることができる。
考例を示す回路図である。アンバランスの高周波
信号は入力端子５と接地間に加えられウエフア上
に作られた第３のGaAs FET４６の動作によつ
て出力端子６に逆相の信号が出力される。またこ
のとき入力の信号周波数を変化した場合に出力の
信号レベルが高い周波数までほぼ一定であること
がGaAs FETを用いた場合の特長である。抵抗
２４に高周波電流が流れ、その結果として端子６
に出力が得られたと同一の高周波電流が抵抗２
１、第１のGaAs FET４８を通つて流れる。こ
の電流の流れる通路と他の第２のGaAs FET４
７のソース電流の流れる通路とが同一とみなされ
る限り、第２のGaAs FET４７のゲートが高周
波的に接地されているため、第２のGaAs FET
４７のドレイン抵抗２５に同一の高周波電流が流
れ、しかも電流の流れる方向が抵抗２４の場合と
逆方向であるから出力端子６と７の間に対接地間
のレベルが同一で、しかも極性が180度異なつた
バランス信号を得ることができる。
以上の説明は、第２図においても成立するはず
であり、上述の考察によれば第２図の回路におい
ても出力端子２と３の間に対接地間のレベルが同
一で、しかも極性が180度異なつたバランス信号
を得ることができるはずである。しかし、実際に
は端子３に得られる信号レベルは端子２に得られ
る信号レベルより数dB低く、またそれは十分低
い周波数帯域でも同様である。その原因はGaAs
FET４３のソースを流れる電流の通路とGaAs
FET４４のソースを流れる電流の通路とが実際
には同一でないためであると考えられる。第４図
に、第２図の回路のGaAs FET４３，４４のソ
ース周辺の回路の等価回路図を示し検討する。図
中、抵抗２７はGaAs FET４３の内部に存在す
るソース抵抗を示し、FET４９はそのソース抵
抗を除いた理想FETを示す。同じく抵抗２８は
GaAs FET４４の内部のソース抵抗であり、
FET５０はそれを除く理想FETを示す。GaAs
FET４５と抵抗２０からなる回路は高周波的に
値の一定な抵抗とみなし、その等価抵抗を２９で
示す。GaAs FETの内部に存在するソース抵抗
２７，２８の存在のため理想FET４９，５０の
ソース電流の通路はまつたく同一であるとはいえ
ずFET５０の理想FETのソースに加わる電流は
抵抗２９，２７で分圧された大きさに減じられ
る。つまり、理想FET４９のソース電流は抵抗
２７と抵抗２９を通り接地点に達する。
であり、上述の考察によれば第２図の回路におい
ても出力端子２と３の間に対接地間のレベルが同
一で、しかも極性が180度異なつたバランス信号
を得ることができるはずである。しかし、実際に
は端子３に得られる信号レベルは端子２に得られ
る信号レベルより数dB低く、またそれは十分低
い周波数帯域でも同様である。その原因はGaAs
FET４３のソースを流れる電流の通路とGaAs
FET４４のソースを流れる電流の通路とが実際
には同一でないためであると考えられる。第４図
に、第２図の回路のGaAs FET４３，４４のソ
ース周辺の回路の等価回路図を示し検討する。図
中、抵抗２７はGaAs FET４３の内部に存在す
るソース抵抗を示し、FET４９はそのソース抵
抗を除いた理想FETを示す。同じく抵抗２８は
GaAs FET４４の内部のソース抵抗であり、
FET５０はそれを除く理想FETを示す。GaAs
FET４５と抵抗２０からなる回路は高周波的に
値の一定な抵抗とみなし、その等価抵抗を２９で
示す。GaAs FETの内部に存在するソース抵抗
２７，２８の存在のため理想FET４９，５０の
ソース電流の通路はまつたく同一であるとはいえ
ずFET５０の理想FETのソースに加わる電流は
抵抗２９，２７で分圧された大きさに減じられ
る。つまり、理想FET４９のソース電流は抵抗
２７と抵抗２９を通り接地点に達する。
そして、抵抗２９の両端には、Ｒ２７，Ｒ２９
をそれぞれ抵抗２７，２９の抵抗値とすれば、
R27／（R27＋R29）に減じられた電圧が発生し、
この電圧が抵抗２８を介して理想FET５０のソ
ースゲート間に印加される。
をそれぞれ抵抗２７，２９の抵抗値とすれば、
R27／（R27＋R29）に減じられた電圧が発生し、
この電圧が抵抗２８を介して理想FET５０のソ
ースゲート間に印加される。
したがつて、理想FET５０のドレインに接続
された抵抗１９には抵抗１８に流れる電流値に比
べてR27／（R27＋R29）に減じられた電流値が
流れることになる。
された抵抗１９には抵抗１８に流れる電流値に比
べてR27／（R27＋R29）に減じられた電流値が
流れることになる。
以上の検討によりGaAs FETの内部に存在す
るソース抵抗を減ずるか、GaAs FET４５、抵
抗２０からなる回路の定電流回路としての動作を
完全なものとさせ、等価抵抗２９の値を十分大と
なせば出力端子２，３の出力レベルをほぼ同一と
し得ると考えられる。GaAsウエフア上に作つた
FETの内部に存在するソース抵抗はGaAs FET
の構造によつて定まり、回路上の変更で左右され
ない。また、GaAs FETを用いた定電流回路は、
GaAs FETのGmがそれほど大きくないため十分
効果的な定電流回路が得られない。また、高周波
においては、分布容量を低減せぬ限り、等価抵抗
２９の値を大きくすることの効果は小さい。
るソース抵抗を減ずるか、GaAs FET４５、抵
抗２０からなる回路の定電流回路としての動作を
完全なものとさせ、等価抵抗２９の値を十分大と
なせば出力端子２，３の出力レベルをほぼ同一と
し得ると考えられる。GaAsウエフア上に作つた
FETの内部に存在するソース抵抗はGaAs FET
の構造によつて定まり、回路上の変更で左右され
ない。また、GaAs FETを用いた定電流回路は、
GaAs FETのGmがそれほど大きくないため十分
効果的な定電流回路が得られない。また、高周波
においては、分布容量を低減せぬ限り、等価抵抗
２９の値を大きくすることの効果は小さい。
本発明の参考例を示す第３図においては、第２
のGaAs FET４７のソースに流入する高周波電
流の損失を補正するため、第３のGaAs FET４
６のゲートと、第１のGaAs FET４８のドレイ
ンとの間に抵抗２２を挿入してある。この抵抗の
存在によつて端子５に加えられた入力の高周波信
号は、第３のGaAs FET４６のゲートに加わる
のみならず、抵抗２２を通じ第２のGaAs FET
４７のソース側にも補正電圧が加わり、第２の
GaAs FET４７のドレインに流れる高周波電流
が増加され、出力端子６と７のレベルを同一化す
ることができる。第３図においては回路の対称性
を保つために抵抗２２と同様に抵抗２３を挿入し
てあり、このために第２と第３のGaAs FET４
６，４７のDC動作点の平衡が保たれる。
のGaAs FET４７のソースに流入する高周波電
流の損失を補正するため、第３のGaAs FET４
６のゲートと、第１のGaAs FET４８のドレイ
ンとの間に抵抗２２を挿入してある。この抵抗の
存在によつて端子５に加えられた入力の高周波信
号は、第３のGaAs FET４６のゲートに加わる
のみならず、抵抗２２を通じ第２のGaAs FET
４７のソース側にも補正電圧が加わり、第２の
GaAs FET４７のドレインに流れる高周波電流
が増加され、出力端子６と７のレベルを同一化す
ることができる。第３図においては回路の対称性
を保つために抵抗２２と同様に抵抗２３を挿入し
てあり、このために第２と第３のGaAs FET４
６，４７のDC動作点の平衡が保たれる。
第５図に本発明の実施例を示す。本実施例は２
点鎖線で囲んだGaAsチツプ上の回路と、これに
外付けされた端子８に加える電源５３、出力端子
５のDCカツトコンデンサ３４、バイアス用チヨ
ークコイル３９、端子５，９へのコモンモードバ
イアス電圧調整用電源５１、および端子５，９間
のバイアス差動電源５２より構成されている。
GaAsチツプ上の回路では第１のGaAs FET４８
のドレインに直列に抵抗３７があり、抵抗３７と
第２と第３のGaAs FET４６，４７のソースと
の接続点と第２と第３のGaAs FET４６，４７
のゲートとの間に抵抗３５，３６が接続されてい
る。端子５に加えられた高周波信号は第３の
GaAs FET４６のゲートに加えられドレイン抵
抗２４を通じて端子６に逆相の信号が得られる。
また、ソースにも同一の電流が流れ一部損失を受
けながら第２のGaAs FET４７のソースに向か
う。一方、端子５に加えられた高周波信号の一部
は抵抗３５を通じGaAs FET４７のソースに向
かう。この信号によつて第２のGaAs FET４７
のソースに向かう信号レベルが増加されるととも
に、第３のGaAs FET４６のソースにゲートと
同相の信号が入力されることによつて端子６の出
力レベルを下げる。対称性を保つため抵抗３６が
第２のGaAs FET４７のゲートとソース間に加
えられており、第２と第３のGaAs FET４６，
４７のDC動作点のバランスが得られる。
点鎖線で囲んだGaAsチツプ上の回路と、これに
外付けされた端子８に加える電源５３、出力端子
５のDCカツトコンデンサ３４、バイアス用チヨ
ークコイル３９、端子５，９へのコモンモードバ
イアス電圧調整用電源５１、および端子５，９間
のバイアス差動電源５２より構成されている。
GaAsチツプ上の回路では第１のGaAs FET４８
のドレインに直列に抵抗３７があり、抵抗３７と
第２と第３のGaAs FET４６，４７のソースと
の接続点と第２と第３のGaAs FET４６，４７
のゲートとの間に抵抗３５，３６が接続されてい
る。端子５に加えられた高周波信号は第３の
GaAs FET４６のゲートに加えられドレイン抵
抗２４を通じて端子６に逆相の信号が得られる。
また、ソースにも同一の電流が流れ一部損失を受
けながら第２のGaAs FET４７のソースに向か
う。一方、端子５に加えられた高周波信号の一部
は抵抗３５を通じGaAs FET４７のソースに向
かう。この信号によつて第２のGaAs FET４７
のソースに向かう信号レベルが増加されるととも
に、第３のGaAs FET４６のソースにゲートと
同相の信号が入力されることによつて端子６の出
力レベルを下げる。対称性を保つため抵抗３６が
第２のGaAs FET４７のゲートとソース間に加
えられており、第２と第３のGaAs FET４６，
４７のDC動作点のバランスが得られる。
本実施例では第２と第３のGaAs FET４６，
４７のソースを直接抵抗３７に接続したが、第３
図の参考例で説明したように、ソースと抵抗３
５，３６，３７の接続点との間に抵抗を挿入する
こともできる。また、本図で示したように、端子
５，９のバイアスを調整することによつてさらに
出力端子６，７の間のレベル差を減ずることがで
きる。コモンモード電圧５１を調整することによ
つて第２と第３のGaAs FET４６，４７のDC平
衡を保つたまま出力のバランスを調整することが
できる。また、第２と第３のGaAs FET４６，
４７の製造上の不平衡分は電源５２を調整するこ
とによつて補正される。
４７のソースを直接抵抗３７に接続したが、第３
図の参考例で説明したように、ソースと抵抗３
５，３６，３７の接続点との間に抵抗を挿入する
こともできる。また、本図で示したように、端子
５，９のバイアスを調整することによつてさらに
出力端子６，７の間のレベル差を減ずることがで
きる。コモンモード電圧５１を調整することによ
つて第２と第３のGaAs FET４６，４７のDC平
衡を保つたまま出力のバランスを調整することが
できる。また、第２と第３のGaAs FET４６，
４７の製造上の不平衡分は電源５２を調整するこ
とによつて補正される。
本例ではバランス信号出力を端子６，７を通じ
チツプ外に出されているが、この信号を直接同一
チツプ内の他の回路に接続し、一体化をはかるこ
ともできる。また、端子９の高周波的接地、およ
び端子５のDCカツトは、チツプ外で行つている
が、これらを同一ウエフア内に入れ、より小形化
を図ることもできる。入力信号はチツプ外より供
給される例を示したが、同一チツプ内の別の回路
と接続し、一体化を図ることも可能である。
チツプ外に出されているが、この信号を直接同一
チツプ内の他の回路に接続し、一体化をはかるこ
ともできる。また、端子９の高周波的接地、およ
び端子５のDCカツトは、チツプ外で行つている
が、これらを同一ウエフア内に入れ、より小形化
を図ることもできる。入力信号はチツプ外より供
給される例を示したが、同一チツプ内の別の回路
と接続し、一体化を図ることも可能である。
以上のことから本発明によればGaAs FETの
高速性を利用し、高周波特性の優れた、しかも出
力レベルのバランス性の良いアンバランス、バラ
ンス変換回路をGaAsウエフア上に実現できる。
本発明による回路は、バランス特性の改善、小形
化、低価格化などの効果を発揮するものである。
高速性を利用し、高周波特性の優れた、しかも出
力レベルのバランス性の良いアンバランス、バラ
ンス変換回路をGaAsウエフア上に実現できる。
本発明による回路は、バランス特性の改善、小形
化、低価格化などの効果を発揮するものである。
第１図はシリコンバイポーラプロセスを用いた
アンバランス、バランス変換IC回路を示す回路
図、第２図は第１図に基づきGaAsウエフア上に
形成したアンバランス、バランス変換IC回路を
示す回路図、第３図は本発明の参考例を示す回路
図、第４図は第２図の回路における差動回路のソ
ース周辺を示す等価回路図、第５図は本発明によ
るGaAs FET回路の実施例を示す回路図である。 １，５……入力端子、２，６……逆相出力端
子、３，７……同相出力端子、４，８……電源端
子、１０〜２９，３５〜３７……抵抗、３０，３
２，３４……入力DCカツト用コンデンサ、３１，
３３……高周波接地用コンデンサ、３８……接地
端子、３９……バイアス用チヨークコイル、４０
〜４２……シリコンバイポーラトランジスタ、４
３〜５０……GaAs FET、５１，５２……バイ
アス用電源、５３……電源。
アンバランス、バランス変換IC回路を示す回路
図、第２図は第１図に基づきGaAsウエフア上に
形成したアンバランス、バランス変換IC回路を
示す回路図、第３図は本発明の参考例を示す回路
図、第４図は第２図の回路における差動回路のソ
ース周辺を示す等価回路図、第５図は本発明によ
るGaAs FET回路の実施例を示す回路図である。 １，５……入力端子、２，６……逆相出力端
子、３，７……同相出力端子、４，８……電源端
子、１０〜２９，３５〜３７……抵抗、３０，３
２，３４……入力DCカツト用コンデンサ、３１，
３３……高周波接地用コンデンサ、３８……接地
端子、３９……バイアス用チヨークコイル、４０
〜４２……シリコンバイポーラトランジスタ、４
３〜５０……GaAs FET、５１，５２……バイ
アス用電源、５３……電源。
Claims (1)
- １ FETと抵抗を同一GaAsウエフア上に形成
し、第１のFETのソース電極およびゲート電極
をそれぞれ接地し、第２と第３のFETのソース
電極を共通に接続し、その共通接続点と第１の
FETのドレイン電極とを接続し、第２と第３の
FETのそれぞれのゲート電極と前記共通接続点
との間に、それぞれ抵抗を挿入し、第２のFET
のゲート電極を高周波的に接地し、第３のFET
のゲート電極を高周波信号を入力するための電極
に接続し、第２と第３のFETのドレイン電極を
それぞれ出力用端子に接続して構成したことを特
徴とするGaAs FET回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20446083A JPS6096907A (ja) | 1983-10-31 | 1983-10-31 | ＧａＡｓ ＦＥＴ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20446083A JPS6096907A (ja) | 1983-10-31 | 1983-10-31 | ＧａＡｓ ＦＥＴ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6096907A JPS6096907A (ja) | 1985-05-30 |
| JPH056367B2 true JPH056367B2 (ja) | 1993-01-26 |
Family
ID=16490897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20446083A Granted JPS6096907A (ja) | 1983-10-31 | 1983-10-31 | ＧａＡｓ ＦＥＴ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6096907A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50152548U (ja) * | 1974-06-06 | 1975-12-18 |
-
1983
- 1983-10-31 JP JP20446083A patent/JPS6096907A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6096907A (ja) | 1985-05-30 |
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