JPH0565130U - ヒステリシスカウンタ - Google Patents

Abstract

(57)【要約】 【目的】 上側スレッショルドレベルと下側スレッショ
ルドレベルをそれぞれ任意に設定することができ、様々
な不規則な入力波形に対しても正しく波数をカウントで
きるヒステリシスカウンタを実現することを目的とす
る。 【構成】 ２つのレベル設定手段により上側スレッショ
ルドレベルと下側スレッショルドレベルをそれぞれ任意
のレベルに設定する。そして、設定した上側スレッショ
ルドレベルと下側スレッショルドレベルをそれぞれ基準
値とする２つのコンパレータの出力をもとに、増加して
いくアナログ入力信号に対しては、アナログ入力信号が
上側スレッショルドレベルを超えたときにハイレベル信
号またはローレベル信号のうちの一方を出力し、減少し
ていくアナログ入力信号に対しては、アナログ入力信号
が下側スレッショルドレベルよりも低くなったときにハ
イレベル信号またはローレベル信号のうちの他方を出力
する。このようにして生成したパルス信号のパルス数を
カウントすることによりアナログ入力信号の波数をカウ
ントする。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、ヒステリシス特性をもったコンパレータをカウンタ回路の前段に置 いたヒステリシスカウンタに関するものである。更に詳しくは、ヒステリシス特 性をもったコンパレータにより、増加していくアナログ入力信号と減少していく アナログ入力信号に対してそれぞれ異なるスレッショルドレベルを用いてアナロ グ入力信号を２値化し、２値化により生成したパルス信号をカウンタ回路でカウ ントすることによりアナログ入力信号の波数をカウントするヒステリシスカウン タの改良に関するものである。

【０００２】

【従来の技術】

ヒステリシスカウンタに用いるコンパレータでは、上側スレッショルドレベル と下側スレッショルドレベルをもっていて、増加していくアナログ入力波形に対 しては、アナログ入力波形が上側スレッショルドレベルを超えるまで上がりきっ たところで入力がスレッショルドレベルを超えたものと判断している。また、減 少していくアナログ入力波形に対しては、アナログ入力波形が下側スレッショル ドレベルよりも低くなるまで下がりきったところで入力がスレッショルドレベル よりも低くなったものと判断している。このようにヒステリシスをもたせること により、ノイズ等により歪んだ入力波形を誤って２値化することを防止し、入力 波形の誤カウントを防いでいる。

【０００３】 従来、ヒステリシスカウンタとしては、例えば図３に示す構成のものがあった 。 図３において、１はアナログ入力信号を受けてインピーダンス変換するバッフ ァ、２はバッファ１の出力を所定の基準値と比較するコンパレータ、３はディジ タル信号で与えられるスレッショルドレベルの設定値をアナログ電圧信号に変換 するＤ／Ａ変換器、Ｒ₁とＲ₂はＤ／Ａ変換器３で変換したアナログ電圧信号を分 圧してコンパレータ２に基準電圧を与える抵抗である。抵抗Ｒ₁とＲ₂はコンパレ ータ２の出力端子とＤ／Ａ変換器３の間に直列接続されていて、抵抗Ｒ₁とＲ₂の 接続点はコンパレータ２の＋側入力端子に接続されている。４はコンパレータ２ により生成したパルス信号のパルス数をカウントするカウンタ回路である。

【０００４】 このように構成したカウンタの動作を説明する。 図４は図３に示すヒステリシスカウンタの信号のタイムチャートである。 コンパレータ２の出力Ｖ₀がハイレベルにあるときは、出力Ｖ₀を分圧した基準 電圧は上側スレッショルドレベルＵＴＬに設定されている。この状態でアナログ 入力信号が増加していき、上側スレッショルドレベルＵＴＬまで上がった時点ｔ ₁ でコンパレータ２の出力Ｖ₀がローレベルに落ちる。 コンパレータ２の出力Ｖ₀がローレベルになると、出力Ｖ₀を分圧した基準電圧 は下側スレッショルドレベルＬＴＬに設定される。この状態でアナログ入力信号 が減少していき、下側スレッショルドレベルＬＴＬまで下がった時点ｔ₂でコン パレータ２の出力Ｖ₀がハイレベルに上がる。 このようにしてコンパレータ２が２値化を行って生成したパルス信号のパルス 数をカウンタ回路４がカウントする。これによって、アナログ入力信号の波数が カウントされる。

【０００５】 しかし、このようなヒステリシスカウンタでは、１つのＤ／Ａ変換器３から与 える設定値により上側スレッショルドレベルと下側スレッショルドレベルの両方 を設定しているため、上側スレッショルドレベルと下側スレッショルドレベルの 関係は固定されている。これにより、入力波形がリンギングの激しい波形やノイ ズにより歪んだ波形である場合は、正しく２値化されず誤カウントをしてしまう 場合があるという問題点があった。

【０００６】

【考案が解決しようとする課題】

本考案は上述した問題点を解決するためになされたものであり、上側スレッシ ョルドレベルと下側スレッショルドレベルをそれぞれ任意に設定することができ 、様々な不規則な入力波形に対しても正しく波数をカウントできるヒステリシス カウンタを実現することを目的とする。

【０００７】

【課題を解決するための手段】

本考案は、 増加していくアナログ入力信号と減少していくアナログ入力信号に対してそれ ぞれ異なるスレッショルドレベルを用いてアナログ入力信号を２値化し、２値化 により生成したパルス信号のパルス数をカウントするヒステリシスカウンタにお いて、 前記アナログ入力信号を上側スレッショルドレベルと比較する第１のコンパレ ータと、 アナログ入力信号を前記上側スレッショルドレベルよりも低いレベルになった 下側スレッショルドレベルと比較する第２のコンパレータと、 前記上側スレッショルドレベルを任意のレベルに設定する第１のレベル設定手 段と、 前記下側スレッショルドレベルを任意のレベルに設定する第２のレベル設定手 段と、 前記第１のコンパレータと第２のコンパレータの出力を受け、増加していくア ナログ入力信号に対しては、アナログ入力信号が上側スレッショルドレベルを超 えたときにハイレベル信号またはローレベル信号のうちの一方を出力し、減少し ていくアナログ入力信号に対しては、アナログ入力信号が下側スレッショルドレ ベルよりも低くなったときにハイレベル信号またはローレベル信号のうちの他方 を出力するパルス信号生成回路と、 このパルス信号生成回路により生成したパルス信号のパルス数をカウントする カウンタ回路と、 を具備したことを特徴とするヒステリシスカウンタである。

【０００８】

【作用】

このような本考案では、２つのレベル設定手段により上側スレッショルドレベ ルと下側スレッショルドレベルをそれぞれ任意のレベルに設定する。そして、設 定した上側スレッショルドレベルと下側スレッショルドレベルをそれぞれ基準値 とする２つのコンパレータの出力をもとに、増加していくアナログ入力信号に対 しては、アナログ入力信号が上側スレッショルドレベルを超えたときにハイレベ ル信号またはローレベル信号のうちの一方を出力し、減少していくアナログ入力 信号に対しては、アナログ入力信号が下側スレッショルドレベルよりも低くなっ たときにハイレベル信号またはローレベル信号のうちの他方を出力する。このよ うにして生成したパルス信号のパルス数をカウントすることによりアナログ入力 信号の波数をカウントする。

【０００９】

【実施例】

以下、図面を用いて本考案を説明する。 図１は本考案の一実施例を示した構成図である。 図１で図３と同一のものは同一符号を付ける。 図１において、５及び６はバッファ１を介して与えられたアナログ入力信号を それぞれ上側スレッショルドレベル及び下側スレッショルドレベルと比較するコ ンパレータ、７及び８はディジタル信号で与えられた上側スレッショルドレベル 及び下側スレッショルドレベルの設定値をアナログ電圧信号に変換してコンパレ ータ５及び６にそれぞれ与えるＤ／Ａ変換器である。コンパレータ５と６はＤ／ Ａ変換器から与えられるアナログ電圧信号のみによってスレッショルドレベルが 設定されるもので、図３のコンパレータ２のような自己の出力によってスレッシ ョルドレベルが設定されるものではない。 ９はコンパレータ５と６の出力をもとにアナログ入力信号を２値化したパルス 信号を生成するパルス信号生成回路である。パルス信号生成回路９において、９ １はコンパレータ５の出力の反転信号を受けるアンドゲート、９２はコンパレー タ６の出力の反転信号を受けるアンドゲート、９３はアンドゲート９１及び９２ の出力とリセツト信号ＲＥＳＥＴ（以下、単にＲＥＳＥＴ信号とする）を受けこ れらのノアをとるノアゲートである。９４はノアゲート９３の出力を反転してア ンドゲート９１に入力するインバータである。

【００１０】 このようなヒステリシスカウンタの動作を説明する。 図２は図１のヒステリシスカウンタにおける各信号のタイムチャートである。 ＲＥＳＥＴ信号はカウント動作を始めるときにローレベルに落ちる。 コンパレータ５は、アナログ入力信号が上側スレッショルドレベルを超えると ハイレベル信号を出力する。コンパレータ６はアナログ入力信号が下側スレッシ ョルドレベルを超えるとハイレベル信号を出力する。 アナログ入力信号が増加していくときは、コンパレータ５の出力の立ち上がり がトリガとなってパルス信号生成回路９の出力が立ち上がる。一方、アナログ入 力信号が減少していくときは、コンパレータ６の出力の立ち下がりがトリガとな ってパルス信号生成回路９の出力が立ち下がる。 これによって、パルス信号生成回路９は、増加していくアナログ入力信号に対 しては、アナログ入力信号が上側スレッショルドレベルを超えたときにハイレベ ル信号を出力する。また、減少していくアナログ入力信号に対しては、アナログ 入力信号が下側スレッショルドレベルより低くなったときにローレベル信号を出 力する。このようにして上側スレッショルドレベルと下側スレッショルドレベル を使い分けてパルス信号を生成する。アナログ入力信号のタイムチャートで丸印 の付いた時点にパルス信号生成回路９の出力が変化する。

【００１１】 なお、パルス信号生成回路９の論理を反転した構成にすることにより、パルス 信号生成回路９がハイレベル信号を出力する場合とローレベル信号を出力する場 合を実施例と逆にしてもよい。

【００１２】

【考案の効果】

本考案によれば、上側スレッショルドレベルと下側スレッショルドレベルをそ れぞれ独立に設定することができるため、ヒステリシスの幅を任意に設定できる 。これにより、ノイズやリンギングなどにより様々な不規則な変動幅をもった入 力波形に対しても正しく２値化を行えるため、誤カウントを防止できる。また、 ヒステリシスの幅を任意に設定できることからアプリケーション例が増える。

【図面の簡単な説明】

【図１】本考案の一実施例を示した構成図である。

【図２】図１のカウンタの動作説明用のタイムチャート
である。

【図３】従来におけるヒステリシスカウンタの構成例を
示した図である。

【図４】図３のカウンタの動作説明用のタイムチャート
である。

【符号の説明】

４ カウンタ回路 ５，６ コンパレータ ７，８ Ｄ／Ａ変換器 ９ パルス信号生成回路

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 増加していくアナログ入力信号と減少し
   ていくアナログ入力信号に対してそれぞれ異なるスレッ
   ショルドレベルを用いてアナログ入力信号を２値化し、
   ２値化により生成したパルス信号のパルス数をカウント
   するヒステリシスカウンタにおいて、 前記アナログ入力信号を上側スレッショルドレベルと比
   較する第１のコンパレータと、 アナログ入力信号を前記上側スレッショルドレベルより
   も低いレベルになった下側スレッショルドレベルと比較
   する第２のコンパレータと、 前記上側スレッショルドレベルを任意のレベルに設定す
   る第１のレベル設定手段と、 前記下側スレッショルドレベルを任意のレベルに設定す
   る第２のレベル設定手段と、 前記第１のコンパレータと第２のコンパレータの出力を
   受け、増加していくアナログ入力信号に対しては、アナ
   ログ入力信号が上側スレッショルドレベルを超えたとき
   にハイレベル信号またはローレベル信号のうちの一方を
   出力し、減少していくアナログ入力信号に対しては、ア
   ナログ入力信号が下側スレッショルドレベルよりも低く
   なったときにハイレベル信号またはローレベル信号のう
   ちの他方を出力するパルス信号生成回路と、 このパルス信号生成回路により生成したパルス信号のパ
   ルス数をカウントするカウンタ回路と、 を具備したことを特徴とするヒステリシスカウンタ。