JPH0566030B2 - - Google Patents
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- Publication number
- JPH0566030B2 JPH0566030B2 JP57232402A JP23240282A JPH0566030B2 JP H0566030 B2 JPH0566030 B2 JP H0566030B2 JP 57232402 A JP57232402 A JP 57232402A JP 23240282 A JP23240282 A JP 23240282A JP H0566030 B2 JPH0566030 B2 JP H0566030B2
- Authority
- JP
- Japan
- Prior art keywords
- contact window
- comb
- region
- drain region
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はMOS集積回路に関し、特に出力バツ
フアにMOSトランジスタを使用しているMOS集
積回路に関する。
フアにMOSトランジスタを使用しているMOS集
積回路に関する。
従来、出力バツフアにMOSトランジスタを使
用したMOS集積回路は静電破壊に弱く、特にオ
ープンドレイン出力端子の静電破壊に弱いという
問題がある。その破壊モードは出力バツフア・ト
ランジスタのゲート破壊である。
用したMOS集積回路は静電破壊に弱く、特にオ
ープンドレイン出力端子の静電破壊に弱いという
問題がある。その破壊モードは出力バツフア・ト
ランジスタのゲート破壊である。
第１図は従来のMOSトランジスタの一例の平
面図である。
面図である。
半導体基板１にソース領域２とドレイン領域３
とが設けられ、その間にチヤンネル領域４が形成
される。表面に絶縁膜が被着された後、ソース領
域２、及びドレイン領域３にそれぞれコンタクト
用窓５，６があけられ、この窓５，６を介してソ
ース電極及びドレイン電極（共に図示せず）が取
付けられる。そしてドレイン電極が出力端子に接
続される。
とが設けられ、その間にチヤンネル領域４が形成
される。表面に絶縁膜が被着された後、ソース領
域２、及びドレイン領域３にそれぞれコンタクト
用窓５，６があけられ、この窓５，６を介してソ
ース電極及びドレイン電極（共に図示せず）が取
付けられる。そしてドレイン電極が出力端子に接
続される。
今、このMOSトランジスタのドレインに出力
端子から静電気が印加された場合、ドレイン領域
３のコーナ部で電界集中が生じ、ゲート絶縁膜破
壊を生じる。このゲート破壊を防ぐために、出力
バツフアの電気的特性とは無関係に、トランジス
タのチヤンネル幅がドレインの接合容量とゲート
絶縁膜厚とから決められるという設計基準が採用
されていた。その設計基準ではチヤンネル幅は１
mm以上とすると規定されていた。つまり、出力バ
ツフアの出力の大小に関係なくチヤンネル幅を一
律に定めていたので、出力が小さい場合にはチヤ
ンネル幅は必要以上に大きいものとなりトランジ
スタの寸法を大きくしてしまい、無駄を生ずると
いう欠点があつた。
端子から静電気が印加された場合、ドレイン領域
３のコーナ部で電界集中が生じ、ゲート絶縁膜破
壊を生じる。このゲート破壊を防ぐために、出力
バツフアの電気的特性とは無関係に、トランジス
タのチヤンネル幅がドレインの接合容量とゲート
絶縁膜厚とから決められるという設計基準が採用
されていた。その設計基準ではチヤンネル幅は１
mm以上とすると規定されていた。つまり、出力バ
ツフアの出力の大小に関係なくチヤンネル幅を一
律に定めていたので、出力が小さい場合にはチヤ
ンネル幅は必要以上に大きいものとなりトランジ
スタの寸法を大きくしてしまい、無駄を生ずると
いう欠点があつた。
本発明は上記欠点を除去し、出力端子からドレ
イン領域に静電気が印加されたとき生ずる電界集
中を緩和させるドレイン電極構造を採用し、静電
破壊に対する耐性を改良したMOS集積回路を提
供するものである。
イン領域に静電気が印加されたとき生ずる電界集
中を緩和させるドレイン電極構造を採用し、静電
破壊に対する耐性を改良したMOS集積回路を提
供するものである。
本発明のMOS集積回路は、半導体基板に設け
られたソース領域及びドレイン領域と、前記ドレ
イン領域に設けられチヤンネルの幅方向に平行な
部分を有する第１のコンタクト用窓と、該第１の
コンタクト用窓に設けられた第１のドレイン電極
と、前記第１のコンタクト用窓を挾んで前記チヤ
ンネルと反対側の前記ドレイン領域に設けられ且
つ前記第１のコンタクト用窓の少くとも一部に沿
つて平行に設けられた第２のコンタクト用窓と、
該第２のコンタクト用窓に設けられ且つ出力端子
に接続する第２のドレイン電極とを備えたMOS
トランジスタを含んで構成される。
られたソース領域及びドレイン領域と、前記ドレ
イン領域に設けられチヤンネルの幅方向に平行な
部分を有する第１のコンタクト用窓と、該第１の
コンタクト用窓に設けられた第１のドレイン電極
と、前記第１のコンタクト用窓を挾んで前記チヤ
ンネルと反対側の前記ドレイン領域に設けられ且
つ前記第１のコンタクト用窓の少くとも一部に沿
つて平行に設けられた第２のコンタクト用窓と、
該第２のコンタクト用窓に設けられ且つ出力端子
に接続する第２のドレイン電極とを備えたMOS
トランジスタを含んで構成される。
次に、本発明の実施例について図面を用いて説
明する。
明する。
第２図は本発明の一実施例の平面図である。
半導体基板１１にソース領域１２、ドレイン領
域１３とを設け、その間にチヤンネル領域１４を
形成する。この実施例ではソース領域１２とドレ
イン領域１３とが櫛状になつているがこれは必須
要件ではない。表面に絶縁膜を被着し、ソース領
域１２にソース・コンタクト用窓１５をあける。
ドレイン領域１３にはチヤンネル領域１４の幅方
向に平行な部分（櫛の歯に相当する部分）を有す
る第１のコンタクト用窓１６をあける。また、第
１のコンタクト用窓１６を挾んでチヤンネル領域
１４と反対側のドレイン領域１３に第１のコンタ
クト用窓１６の少くとも一部分に沿つて平行に第
２のコンタクト用窓１７をあける。第２図では、
櫛の柄の部分に相当する部分に沿つて間隔１８を
あけて平行に第２のコンタクト用窓１７をあけ
る。Al等のオーム接触性金属を蒸着し、選択除
去してソース・コンタクト用窓１５にソース電極
を、第１のコンタクト用窓１６に第１のドレイン
電極を、第２のコンタクト用窓１７に第２のドレ
イン電極をそれぞれ設け、第２のドレイン電極を
出力端子に接続する。
域１３とを設け、その間にチヤンネル領域１４を
形成する。この実施例ではソース領域１２とドレ
イン領域１３とが櫛状になつているがこれは必須
要件ではない。表面に絶縁膜を被着し、ソース領
域１２にソース・コンタクト用窓１５をあける。
ドレイン領域１３にはチヤンネル領域１４の幅方
向に平行な部分（櫛の歯に相当する部分）を有す
る第１のコンタクト用窓１６をあける。また、第
１のコンタクト用窓１６を挾んでチヤンネル領域
１４と反対側のドレイン領域１３に第１のコンタ
クト用窓１６の少くとも一部分に沿つて平行に第
２のコンタクト用窓１７をあける。第２図では、
櫛の柄の部分に相当する部分に沿つて間隔１８を
あけて平行に第２のコンタクト用窓１７をあけ
る。Al等のオーム接触性金属を蒸着し、選択除
去してソース・コンタクト用窓１５にソース電極
を、第１のコンタクト用窓１６に第１のドレイン
電極を、第２のコンタクト用窓１７に第２のドレ
イン電極をそれぞれ設け、第２のドレイン電極を
出力端子に接続する。
今、出力端子から第２のドレイン電極に静電気
が印加されると、静電気は第２のコンタクト用窓
１７を通つてドレイン領域１３に注入される。ド
レイン領域１３では必ず抵抗が存在し、かつその
抵抗分布は完全に均一ではないから電流の局所化
が生ずる。しかし、すぐ隣に第１のコンタクト用
窓１６が設けられ、窓１６にはAl等の低電気抵
抗の第１のドレイン電極が設けられているので、
局所化された電流はドレイン領域１３を拡散して
第１のドレイン電極に到達すると、ここで平均化
が行われ、電界が緩和される。従つて、ゲート破
壊に対する強度が向上する。この耐破壊強度は間
隔１８の値の設定である程度変えることができ、
耐破壊強度を向上させることができる。
が印加されると、静電気は第２のコンタクト用窓
１７を通つてドレイン領域１３に注入される。ド
レイン領域１３では必ず抵抗が存在し、かつその
抵抗分布は完全に均一ではないから電流の局所化
が生ずる。しかし、すぐ隣に第１のコンタクト用
窓１６が設けられ、窓１６にはAl等の低電気抵
抗の第１のドレイン電極が設けられているので、
局所化された電流はドレイン領域１３を拡散して
第１のドレイン電極に到達すると、ここで平均化
が行われ、電界が緩和される。従つて、ゲート破
壊に対する強度が向上する。この耐破壊強度は間
隔１８の値の設定である程度変えることができ、
耐破壊強度を向上させることができる。
以上詳細に説明したように、本発明によれば、
静電気によるゲート破壊に対する耐破壊強度を向
上させたMOSトランジスタを備えたMOS集積回
路が得られるのでその効果は大きい。
静電気によるゲート破壊に対する耐破壊強度を向
上させたMOSトランジスタを備えたMOS集積回
路が得られるのでその効果は大きい。
第１図は従来のMOSトランジスタの一例の平
面図、第２図は本発明の一実施例の平面図であ
る。 １……半導体基板、２……ソース領域、３……
ドレイン領域、４……チヤンネル領域、５……ソ
ース・コンタクト用窓、６……ドレイン・コンタ
クト用窓、１１……半導体基板、１２……ソース
領域、１３……ドレイン電極、１４……チヤンネ
ル領域、１５……ソース・コンタクト用窓、１６
……第１のコンタクト用窓、１７……第２のコン
タクト用窓、１８……第１のコンタクト用窓と第
２のコンタクト用窓との間隔。
面図、第２図は本発明の一実施例の平面図であ
る。 １……半導体基板、２……ソース領域、３……
ドレイン領域、４……チヤンネル領域、５……ソ
ース・コンタクト用窓、６……ドレイン・コンタ
クト用窓、１１……半導体基板、１２……ソース
領域、１３……ドレイン電極、１４……チヤンネ
ル領域、１５……ソース・コンタクト用窓、１６
……第１のコンタクト用窓、１７……第２のコン
タクト用窓、１８……第１のコンタクト用窓と第
２のコンタクト用窓との間隔。
Claims (1)
- １ 櫛状のドレイン領域、前記櫛状のドレイン領
域との間にチヤンネル領域を規定する櫛状のソー
ス領域、前記チヤンネル領域上にゲート絶縁膜を
介して設けられたゲート電極を備えるMOS集積
回路であつて、前記櫛状のドレイン領域の櫛の歯
の部分から櫛の柄の部分にわたつて連続的に形成
された第１のコンタクト用窓、前記第１のコンタ
クト用窓に設けられた第１のドレイン電極、前記
第１のコンタクト用窓を挟んで前記チヤンネル領
域と反対側の前記櫛状のドレイン領域の前記櫛の
柄の部分に設けられ且つ前記第１のコンタクト用
窓の少なくとも一部に沿つて実質的に平行に設け
られた第２のコンタクト用窓、前記第２のコンタ
クト用窓に設けられ且つ出力端子に接続される第
２のドレイン電極をさらに備えたことを特徴とす
るMOS集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57232402A JPS59117166A (ja) | 1982-12-23 | 1982-12-23 | Ｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57232402A JPS59117166A (ja) | 1982-12-23 | 1982-12-23 | Ｍｏｓ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59117166A JPS59117166A (ja) | 1984-07-06 |
| JPH0566030B2 true JPH0566030B2 (ja) | 1993-09-20 |
Family
ID=16938674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57232402A Granted JPS59117166A (ja) | 1982-12-23 | 1982-12-23 | Ｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117166A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5629370A (en) * | 1979-08-18 | 1981-03-24 | Mitsubishi Electric Corp | Mos transistor |
-
1982
- 1982-12-23 JP JP57232402A patent/JPS59117166A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59117166A (ja) | 1984-07-06 |
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