JPH056811U - インダクタンス回路 - Google Patents

インダクタンス回路

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Publication number
JPH056811U
JPH056811U JP5295291U JP5295291U JPH056811U JP H056811 U JPH056811 U JP H056811U JP 5295291 U JP5295291 U JP 5295291U JP 5295291 U JP5295291 U JP 5295291U JP H056811 U JPH056811 U JP H056811U
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JP
Japan
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circuit
pattern
conductor film
patterns
inductance
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Pending
Application number
JP5295291U
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English (en)
Inventor
賢二 古屋
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Abstract

(57)【要約】 【構成】素子パターン２１，３１を相互に短絡するよう
接続するラダー回路パターン６を備える。 【効果】ラダー回路パターンを切断することにより容易
に所望のインダクタンス値に設定できる。絶縁基板の厚
さや透磁率等のばらつきによるインダクタンス値のずれ
に対する補正のための周辺回路の回路定数の調整も不用
になる。

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
本考案はインダクタンス回路に関し、特に混成集積回路の構成要素として用い られるインダクタンス回路に関する。
【０００２】
【従来の技術】
従来のこの種のインダクタンス回路は、図２（Ａ）〜（Ｃ）に示すように、絶 縁基板１の表面に形成された複数の素子パターン２１からなる導体膜パターン２ と、絶縁基板１の裏面に形成された複数の素子パターン３１からなる導体膜パタ ーン３と、導体膜パターン１，２の各素子パターン２１，３１をコイル状に形成 するよう順次接続するスルーホール４とを含んで構成されていた。
【０００３】 次に、従来のインダクタンス回路の動作について説明する。
【０００４】 導体膜パターン２，３の単位の素子パターン２１，３１とそれらを接続するス ルーホールによる単位巻数当りのインダクタンス値は、周知のように素子パター ン２１，３１の寸法と絶縁基板の厚さと透磁率等により決まる。したがって、全 体のインダクタンス値は、単位の素子素子パターン２１，３１の直列接続数であ る巻数により決定される。
【０００５】 したがって、従来の混成回路のインダクタンス回路では、所望のインダクタン ス値を得るには、インダクタンス値に相当した巻数を構成するよう個別に導体膜 パターン１，２を設計するというものであった。
【０００６】 しかし、絶縁基板の厚さと透磁率等のばらつきにより、必ずしも、所望のイン ダクタンス値が得られるとは限らず、周辺回路の回路定数を調整する必要もしば しば発生したというものであった。
【０００７】
【考案が解決しようとする課題】
上述した従来のインダクタンス回路は、インダクタンス値が単位の素子素子パ ターンの直列接続数である巻数により決定されるので、所望のインダクタンス値 ごとに個別に導体膜パターンを設計する必要があるという欠点がある。また、絶 縁基板の厚さや透磁率等のばらつきにより、得られるインダクタンス値が設計値 とずれるため、周辺回路の回路定数の調整により補正する必要があるという欠点 があった。
【０００８】
【課題を解決するための手段】
本考案のインダクタンス回路は、絶縁基板の表面と裏面にそれぞれに形成され 複数の素子パターンを有する第一および第二の導体膜パターンと、前記第一およ び第二の導体膜パターンの前記素子パターンをコイル状に形成するよう順次接続 するスルーホールとを含んて構成されるインダクタンス回路において、 前記第一および第二の導体膜パターンのいずれか一方の導体膜パターンは前記 素子パターンを相互に短絡するよう接続するラダー回路パターンを備えて構成さ れている。
【０００９】
【実施例】
次に、本考案の実施例について図面を参照して説明する。
【００１０】 図１は本考案のインダクタンス回路の一実施例を示す（Ａ），（Ｂ）は表面お よび裏面の平面図、（Ｃ）は断面図である。
【００１１】 本実施例のインダクタンス回路は、図１に示すように、絶縁基板１の表面に形 成された複数の素子パターン２１からなる導体膜パターン２と、絶縁基板１の裏 面に形成された複数の素子パターン３１からなる導体膜パターン３と、導体膜パ ターン１，２の各素子パターン２１，３１をコイル状に形成するよう順次接続す るスルーホール４とに加えて、導体膜パターン２の素子パターン２１の一端を相 互に順次短絡するように形成したラダー状のラダー回路パターン６とを含んで構 成されている。
【００１２】 次に、本実施例の動作について説明する。
【００１３】 本実施例のインダクタンス回路は、前述のように、素子パターン２１の一端を 相互に順次短絡するように形成したラダー回路パターン６を備えている。このラ ダー回路パターン６は、インダクタンス値の調整用である。当然、ラダー回路パ ターン６が全部接続された状態では、素子パターン２１，３１で構成する単位巻 線が全部短絡された状態であり、全体のインダクタンス値は最低となる。ラダー 回路パターン６を順次切離すにしたがい、切離し部分の単位巻線が所定インダク タンス値を有するようになり、全体のインダクタンス値も段段増大する。ラダー 回路パターン６が全部切離した場合は、従来例と同様に設計値である最大インダ クタンス値となる。このようにして、インダクタンス値を調整することが可能と なる。
【００１４】 以上、本考案の実施例を説明したが、本考案は上記実施例に限られることなく 種々の変形が可能である。
【００１５】 たとえば、表面の導体膜パターンにラダー回路パターンを備える代りに、裏面 の導体膜パターンにラダー回路パターンを備えることも、本考案の主旨を逸脱し ない限り適用できることは勿論である。
【００１６】 また、表面あるいは裏面に磁性体膜パターンを設けることも、本考案の主旨を 逸脱しない限り適用できることは勿論である。
【００１７】
【考案の効果】
以上説明したように、本考案のインダクタンス回路は、素子パターンを相互に 短絡するよう接続するラダー回路パターンを備えているので、ラダー回路パター ンを切断することにより容易に所望のインダクタンス値に設定できるという効果 がある。また、絶縁基板の厚さや透磁率等のばらつきによるインダクタンス値の ずれに対する補正のための周辺回路の回路定数の調整も不用になるという効果が ある。
【図面の簡単な説明】
【図１】本考案のインダクタンス回路の一実施例を示す
平面図および断面図である。
【図２】従来のインダクタンス回路の一例を示す平面図
および断面図である。
【符号の説明】
１ 絶縁基板 ２，３ 導体膜パターン ４ スルーホール ６ ラダー回路パターン ２１，３１ 素子パターン

Claims (2)

    【実用新案登録請求の範囲】
  1. 【請求項１】 絶縁基板の表面と裏面にそれぞれに形成
    され複数の素子パターンを有する第一および第二の導体
    膜パターンと、前記第一および第二の導体膜パターンの
    前記素子パターンをコイル状に形成するよう順次接続す
    るスルーホールとを含んて構成されるインダクタンス回
    路において、 前記第一および第二の導体膜パターンのいずれか一方の
    導体膜パターンは前記素子パターンを相互に短絡するよ
    う接続するラダー回路パターンを備えることを特徴とす
    るインダクタンス回路。
  2. 【請求項２】 前記絶縁基板の前記表面と前記裏面のい
    ずれか一方に形成した磁性体膜パターンを備えることを
    特徴とする請求項１記載のインダクタンス回路。
JP5295291U 1991-07-09 1991-07-09 インダクタンス回路 Pending JPH056811U (ja)

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JP5295291U JPH056811U (ja) 1991-07-09 1991-07-09 インダクタンス回路

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JPH056811U true JPH056811U (ja) 1993-01-29

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004021374A1 (ja) * 2002-08-29 2004-03-11 Ajinomoto Co.,Inc. 可変インダクタンス素子、可変インダクタンス素子内蔵多層基板、半導体チップ及びチップ型可変インダクタンス素子
WO2004021373A1 (ja) * 2002-08-29 2004-03-11 Ajinomoto Co.,Inc. インダクタンス素子、インダクタンス素子内蔵多層基板、半導体チップ及びチップ型インダクタンス素子

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004021374A1 (ja) * 2002-08-29 2004-03-11 Ajinomoto Co.,Inc. 可変インダクタンス素子、可変インダクタンス素子内蔵多層基板、半導体チップ及びチップ型可変インダクタンス素子
WO2004021373A1 (ja) * 2002-08-29 2004-03-11 Ajinomoto Co.,Inc. インダクタンス素子、インダクタンス素子内蔵多層基板、半導体チップ及びチップ型インダクタンス素子

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