JPH0568892B2 - - Google Patents
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- JPH0568892B2 JPH0568892B2 JP59117073A JP11707384A JPH0568892B2 JP H0568892 B2 JPH0568892 B2 JP H0568892B2 JP 59117073 A JP59117073 A JP 59117073A JP 11707384 A JP11707384 A JP 11707384A JP H0568892 B2 JPH0568892 B2 JP H0568892B2
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- oscillation
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- 230000010355 oscillation Effects 0.000 claims description 118
- 230000007423 decrease Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 230000007257 malfunction Effects 0.000 description 3
- 101150110971 CIN7 gene Proteins 0.000 description 1
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 1
- 101150110298 INV1 gene Proteins 0.000 description 1
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/20—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising resistance and either capacitance or inductance, e.g. phase-shift oscillator
Landscapes
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
〔発明の技術分野〕
この発明はCR型発振器に係り、特に発振周波
数を予め設定される許容範囲内に収めて安定した
発振信号が得られるように改良したものに関す
る。 〔発明の技術的背景とその問題点〕 周知のようにCR型発振器は、抵抗Ｒ及びコ
ンデンサＣによるCR時定数回路の充放電極性を
切換えることにより発振動作を行なうものであ
る。その一例として、第１図に示す３段インバー
タ型のものが挙げられる。つまり、この３段イン
バータ型CR発振器は、第１乃至第３のインバー
タINV1〜INV3を直列に接続し、第２のインバー
タINV2の出力端をコンデンサＣを介して第１の
インバータINV1の入力端に接続し、第３のイン
バータINV3の出力端を抵抗Ｒを介して第１のイ
ンバータINV1の入力端に接続するようにし、上
記第１乃至第３のインバータINV1〜INV3により
CR時定数回路の充放電極性を切換えて、発振信
号φS（発振周波数をOSCとする）を得るものであ
る。 ここで、上記３段インバータ型CR発振器の動
作特性について述べる。 一般に、上記発振周波数OSCは次式で表わされ
る。 OSC＝１／Ｋ・CR ……(1) この場合、理想的にＫが定数であるとすると、
一定の発振周波を得られることになるが、実際に
は電源電圧、温度等のパラメータが変動すること
により、Ｋは定数になり得ない。 例えば、上記電源電圧の条件に限定して集積回
路で構成した場合について考えてみると、電源電
圧をVDD〔Ｖ〕、インバータの回路しきい値電圧を
Vthc〔Ｖ〕としたとき、(1)式のＫは、 Ｋ＝〔loVthc／VDD＋Vthc＋loVDD−Vthc／2VDD−Vthc
〕……(2) で表わされ、また上記回路しきい値電圧Vthcは、
数を予め設定される許容範囲内に収めて安定した
発振信号が得られるように改良したものに関す
る。 〔発明の技術的背景とその問題点〕 周知のようにCR型発振器は、抵抗Ｒ及びコ
ンデンサＣによるCR時定数回路の充放電極性を
切換えることにより発振動作を行なうものであ
る。その一例として、第１図に示す３段インバー
タ型のものが挙げられる。つまり、この３段イン
バータ型CR発振器は、第１乃至第３のインバー
タINV1〜INV3を直列に接続し、第２のインバー
タINV2の出力端をコンデンサＣを介して第１の
インバータINV1の入力端に接続し、第３のイン
バータINV3の出力端を抵抗Ｒを介して第１のイ
ンバータINV1の入力端に接続するようにし、上
記第１乃至第３のインバータINV1〜INV3により
CR時定数回路の充放電極性を切換えて、発振信
号φS（発振周波数をOSCとする）を得るものであ
る。 ここで、上記３段インバータ型CR発振器の動
作特性について述べる。 一般に、上記発振周波数OSCは次式で表わされ
る。 OSC＝１／Ｋ・CR ……(1) この場合、理想的にＫが定数であるとすると、
一定の発振周波を得られることになるが、実際に
は電源電圧、温度等のパラメータが変動すること
により、Ｋは定数になり得ない。 例えば、上記電源電圧の条件に限定して集積回
路で構成した場合について考えてみると、電源電
圧をVDD〔Ｖ〕、インバータの回路しきい値電圧を
Vthc〔Ｖ〕としたとき、(1)式のＫは、 Ｋ＝〔loVthc／VDD＋Vthc＋loVDD−Vthc／2VDD−Vthc
〕……(2) で表わされ、また上記回路しきい値電圧Vthcは、
この発明は上記のような問題を改善するために
なされたもので、電源電圧、温度等のパラメータ
が変動しても略安定した発振周波数の発振信号が
得られ、且つ誤動作がなくしかも短時間で所望す
る発振周波数が得られる極めて良好なCR型発振
器を提供することを目的とする。 〔発明の概要〕 すなわち、この発明においては、上記の目的を
達成するために、複数個の時定数素子をそれぞれ
選択的に接続して時定数を可変することにより、
発振周波数を予め設定した許容周波範囲内に収め
るとともに、発振の初期段階における発振周波数
を許容周波数範囲内に収めるために、電源の投入
時、所定時間強制的に上記複数個の時定数素子を
接続／切り離し制御するもので、複数個の時定数
素子をそれぞれ選択的に接続して時定数を可変す
ることにより発振周波数を可変し得るCR型発振
回路、基準周波数信号を生成する基準周波数信号
生成手段、前記CR型発振回路から出力される発
振信号及び前記基準周波数信号の各周波数を比較
することにより前記発振信号の発振周波数が予め
設定される許容周波数範囲内にあるか許容周波数
以上かあるいは許容周波数以下かを判定する発振
周波数判定手段、この発振周波数判定手段で前記
発振周波数が許容周波数以上と判定されたとき第
１の制御信号を発生し許容周波数以下と判定され
たとき第２の制御信号を発生する制御信号発生手
段、前記第１の制御信号の発生に応じて前記複数
個の時定数素子を前記発振周波数が下がるように
選択切換接続し前記第２の制御信号の発生に応じ
て前記複数個の時定数素子を前記発振周波数が上
がるように選択切換制御する選択制御切換手段、
および電源の投入時に所定時間前記CR型発振回
路の時定数素子を強制的に接続／切り離し制御し
て発信信号の周波数を予め設定した許容周波数範
囲内に設定する発振初期設定手段を設けたもので
ある。 〔発明の実施例〕 以下、第４図乃至第９図を参照してこの発明の
一実施例を詳細に説明する。 第４図はその基本構成を示すもので、図中１１
はCR型発振回路である。このCR型発振回路１１
は、複数個の時定数素子を有しており、この複数
個の時定数素子をそれぞれ選択的に接続して時定
数を可変することにより、発振出力の周波数を可
変し得るようになされている。このCR型発振回
路１１から出力される発振信号φSは、発振周波数
判定回路１２に供給される。 この発振周波数判定回路１２には、上記発振信
号φSと共に図示しない基準周波数信号生成回路か
ら出力される基準周波数信号φaを入力し、この
２つの信号φS，φaの各周波数を比較することに
より、発振信号φSの発振周波数OSCが予め設定さ
れる許容周波数範囲内にあるか、許容周波数以上
か、許容周波数以下かを判定し、各判定結果に応
じた判定信号を生成出力するものである。この判
定信号は制御信号発生回路１３に供給される。 上記制御信号発生回路１３は、上記判定信号に
応じて、つまり上記発振周波数OSCが許容周波数
範囲内にあると判定されたとき制御信号の発生を
停止し、許容周波数以上と判定されたとき発振周
波数OSCを下げるダウン制御信号を発生し、許容
周波数以下と判定されたとき発振周波数OSCを上
げるアツプ制御信号を発生するものである。そし
て、この制御信号が、選択切換制御回路１４に供
給される。 この選択切換制御回路１４は、上記制御信号が
ダウン制御信号であるとき、このダウン制御信号
の発生に応じて上記CR型発振回路１１の複数個
の時定数素子を、発振周波数OSCが下がる方向に
順次選択切換接続し、上記制御信号がアツプ制御
信号であるとき、このアツプ制御信号の発生に応
じて上記複数個の時定数素子を、発振周波数OSC
が上がる方向に順次選択切要接続するように制御
するものである。 すなわち、上記のように構成したCR型発振器
は、CR型発振回路１１から出力される発振信号
φSの発振周波数OSCと基準周波数信号φaの周波数
とを常に比較し、この比較結果から上記発振周波
数が許容周波数範囲内にあるか否かを判定し、こ
の判定結果に基づいてダウン制御信号あるいはア
ツプ制御信号を発生し、この制御信号の発生に基
づいて上記CR型発振回路１１の複数個の時定数
素子を、発振周波数OSCを下げる。あるいは上げ
る方向に順次選択切換制御するようにしたもの
で、これによつて上記発振周波数OSCを常に許容
周波数範囲内におさめ、略安定した発振信号φSを
得ることができる。 ここで、上記CR型発振器の発振周波数判定手
段について、第５図を参照して説明する。 まず、第５図ａに示す発振信号φSに対する基準
周波数信号φaは、第５図ｂに示すように発振信
号φSの発振周波数OSCより周波数を充分低く設定
しておく。そして、この２信号φS・φaから、第
５図ｃに示すように、ある一定時間フレームF2n
（ｍ＝１，１，２，……）内に、例えば上記発振
信号φS及び基準周波数信号φaの論理積をとるこ
とにより、発振信号φSに対応したｌ（ｌ＝１，２，
３，……）個のパルス列を発生させる。さらに、
このパルス列を計数して任意の時間フレームF2n
におけるｌ個のパルス列をｎビツトのデータに変
換し、このｎビツトデータと所望の発振周波数、
すなわち許容周波数範囲内の周波数に対応したｎ
ビツトデータとを比較することにより、上記発振
周波数OSCが許容周波数範囲内にあるか、許容周
波数以上か、許容周波数以下かを判定できるよう
になる。したがつて、任意の時間フレームF2n+1
において、発振周波数OSCを許容周波数範囲内に
おさめるように制御信号を発生させ、この制御信
号により上記CR型発振回路１１の複数個の時定
数素子を選択切換制御すれば、発振周波数OSCを
許容周波数範囲内におさめ、略安定させることが
できる。 次に、前記３段インバータ型CR発振器を利用
した、この発明に係るCR型発振器の具体的な回
路を第６図に示し、その構成について説明する。 まず、CR型発振回路１１は、６個の抵抗R0〜
R5、コンデンサＣ、インバータINV1〜INV3よ
りなる３段インバータ型発振器に波形整形用のイ
ンバータINV6を接続したもので、このCR型発振
回路１１から出力される発振信号φSはアンドゲー
トG1，G2に供給される。 このアンドゲートG1，G2は、インバータINV7
及び７ビツトカウンタ１５と共に発振周波数判定
回路１２を構成するもので、アンドゲートG1に
は図示しない基準周波数信号生成回路から出力さ
れる基準周波数信号φaが１／８分周回路１６を
介して供給され、またアンドゲートG2にはさら
にインバータINV7を介して上記基準周波数信号
φaが供給される。つまり、アンドゲートG1は、
発振信号φSと基準周波数信号φaとの論理積信号
φS，φaを生成して７ビツトカウンタ１５のクロ
ツク入力端子CKへ出力し、またアンドゲートG2
は、発振信号φSと反転基準周波数信号φaとの論
理積信号φS，aを生成してオアゲートG3へ出力
するものである。 このオアゲートG3は、２ビツトカウンタ１７、
アンドゲートG4〜G6、インバータINV8，INV9
と共に状態設定回路１８を構成するもので、その
出力は２ビツトカウンタ１７のクロツク入力端子
CKに供給される。この２ビツトカウンタ１７の
出力Q0は、アンドゲートG4，G5に供給されると
共にインバータINV9を介してアンドゲートG6に
供給され、また出力Q1は、アンドゲートG4，G6
に供給されると共に、インバータINV8を介して
アンドゲートG5に供給される。そして、上記ア
ンドゲートG4の出力は上記オアゲートG3に供給
される。つまり、このように構成した状態設定回
路１８は、上記アンドゲートG5，G6から状態設
定信号S，φ1，S・φ2を出力するもので、この
うち状態設定信号S・φ2は上記７ビツトカウン
タ１５のリセツト端子Ｒに供給される。 この７ビツトカウンタ１５は、上記状態設定信
号S・φ2の出力に応じて上記論理積信号φS・φa
のパルス列を計数することにより、７ビツトのデ
ータに変換してそれぞれ出力端子Q0〜Q6から出
力するもので、このうち上位４ビツトの出力Q3
〜Q6は４ビツトラツチ回路１９の入力端子D0〜
D3に供給される。 この４ビツトラツチ回路１９は、インバータ
INV10〜INV13、アンドゲートG7，G8、オアゲー
トG9〜G10と共に制御信号発生回路１３を構成す
るもので、クロツク入力端子CKに上記状態設定
信号S・φ1が供給されるようになされており、
この状態設定信号S・φ1の出力に応じて上記７
ビツトカウンタ１５の上位４ビツト出力Q3〜Q6
の値を保持して、出力端子Q0〜Q3から出力する
ものである。 このうち、出力Q0はインバータINV10を介して
アンドゲートG7に供給され、出力Q1，Q2はアン
ドゲートG7に供給されると共にインバータ
INV11，INV12を介してオアゲートG9に供給さ
れ、出力Q3はインバータINV13を介してアンドゲ
ートG7，G8に供給される。そして、上記オアゲ
ートG9の出力はアンドゲートG8に供給され、ア
ンドゲートG7の出力はオアゲートG10に供給され
る。このオアゲートG10には、上記状態設定信号
φS・φ2が供給されるようになされており、その
出力は６ビツトアツプダウンカウンタ２０のクロ
ツク入力端子CKに供給される。また、上記アン
ドゲートGSの出力は、上記カウンタ２０のアツ
プダウン制御入力端子Ｕ／Ｄに供給される。 この６ビツトアツプダウンカウンタ２０は、発
振初期設定回路２１、インバータINV14〜
INV19、および前記CR型発振回路１１の抵抗R0
〜R5にそれぞれ並列接続されたスイツチ回路S0
〜S5と共に選択切換制御回路１４を構成するもの
で、上記アンドゲートG8の出力に応じてオアゲ
ートG10の出力のパルス列をアツプ方向あるいは
ダウン方向に計数し、それぞれ出力端子Q0〜Q5
からその計数値を出力するものである。この出力
Q0〜Q5はそれぞれインバータINV14〜INV19を介
してスイツチ回路S0〜S5の制御入力端に供給さ
れ、このスイツチ回路S0〜S5をオン・オフ制御す
る。なお、発振初期設定回路２１は、電源投入時
における上記カウンタ２０の初期状態を設定する
ためのもので、初期発振が発振制御系の入力許容
周波数範囲内におさまるように、電源が投入され
てから所定時間強制的にインバータINV3〜INV1
への帰還抵抗値を設定する。 第７図は、前記第６図におけるアツプダウンカ
ウンタ２０および発振初期設定回路２１のさらに
詳細な構成例を示している。図において、前記第
６図と同一構成部には同じ符号を付す。すなわ
ち、６ビツトのアツプダウンカウンタ２０は、縦
続接続された６個のフリツプフロツプFF0〜FF5
から成り、これらフリツプフロツプFF0〜FF5に
はそれぞれ、アツプダウン制御信号Ｕ／Ｄおよび
クロツク信号CKが供給される。そして、上記フ
リツプフロツプFF0〜FF5の出力0〜5はそれ
ぞれ、スイツチ回路S0〜S5の制御入力端に供給さ
れる。２１は発振初期設定回路として働くパワー
オンクリア回路で、この回路２１は、電源電圧Ｖ
が印加される電源端子２２と接地点間に接続され
る抵抗RP、この抵抗RPに並列接続されるコンデ
ンサCP、および上記電源端子２２に入力端が接
続され、出力端が上記フリツプフロツプFF5のセ
ツト入力端ＳおよびFF4のリセツト入力端Ｒに接
続されるインバータINV20とから構成される。 次に、上記のような構成において動作を説明す
る。まず、電源投入直後の発振初期段階において
は、抵抗RPとコンデンサCPとから成るCR時定数
回路によつて決定される所定時間、インバータ
INV20の出力が”１”レベルとなり、フリツプフ
ロツプFF5がセツト、FF4がリセツトされる。今、
アツプモードであるとすると、第８図ａのタイミ
ングチヤートに示すように、発振初期時にはフリ
ツプフロツプFF0〜FF4の出力Q0〜Q4は全て”
Ｌ”レベルとなり、フリツプフロツプFF5の出力
Q5のみが”Ｈ”レベルとなる。従つて、スイツ
チ回路S0〜S4がオン状態、S5がオフ状態となつて
抵抗R5のみが時定数用抵抗値として働く。そし
て、コンデンサCPと抵抗RPとから成るCR時定数
回路によつて決定される所定時間経過した時刻ｔ
において、強制的な抵抗選択が解除されて発振が
開始される。このような初期設定により電源投入
直後の初期発振周波数が極端に高くなることがな
い。 一方、ダウンモードにおいては、第８図ｂに示
すように初期発振時にフリツプフロツプFF0〜
FF3およびFF5の出力Q0〜Q3，Q5が全て”Ｈ”レ
ベルであり、フリツプフロツプFF4の出力Q4のみ
が”Ｌ”レベルとなる。従つて、時刻ｔ以前には
抵抗R4のみが時定数用抵抗として働かないこと
になる。これによつて、発振初期の周波数が極端
に低くなることがない。 上述したように、発振の初期段階における周波
数は予め設定された所定の範囲内に収まり、この
状態から所望する発振周波数を得るので、誤動作
がなく、しかも短時間でこの所望する周波数が得
られる。 次に、電源の投入から所定時間経過した時刻ｔ
以後の動作について説明する。前記第６図に示し
たCR型発振器は、発振信号φSの発振周波数OSC
の設定値を20〔ｋHz〕、基準周波数信号φaの周波
数を1.6〔ｋHz〕とし、許容周波数範囲を19.2〔ｋ
Hz〕〜22〔ｋHz〕として構成したもので、ここで
は上記発振信号φSが第９図ａに示すように発振周
波数OSCが20＋Δ〔ｋHz〕で出力されているとす
る。また、上記基準周波数信号φaは、１／８分
周回路１６を介すことにより、第９図ｂに示すよ
うに周波数200〔Hz〕で出力されている。 つまり、このCR型発振器では前記時間フレー
ムF2n（＝F2n+1）を2.5〔mS〕に設定しており、上
記発振信号φS及び１／８分周回路１６からの基準
周波数信号φaを入力したアンドゲートG1は、第
９図ｃに示すような論理積信号φS・φaを生成し
て７ビツトカウンタ１５のクロツク入力端子CK
に出力するようになる。つまり、この７ビツトカ
ウンタ１５で時間フレームF2nにおける論理積信
号φS・φaのパルス列を計数することにより、発
振信号φSの発振周波数OSC〔ｋHz〕は７ビツトの
データに変換される。すなわち、この７ビツトカ
ウンタ１５の計数値及び７ビツトデータQ0〜Q6
は、上記発振周波数OSC〔ｋHz〕に応じて次表に
示すようになる。
なされたもので、電源電圧、温度等のパラメータ
が変動しても略安定した発振周波数の発振信号が
得られ、且つ誤動作がなくしかも短時間で所望す
る発振周波数が得られる極めて良好なCR型発振
器を提供することを目的とする。 〔発明の概要〕 すなわち、この発明においては、上記の目的を
達成するために、複数個の時定数素子をそれぞれ
選択的に接続して時定数を可変することにより、
発振周波数を予め設定した許容周波範囲内に収め
るとともに、発振の初期段階における発振周波数
を許容周波数範囲内に収めるために、電源の投入
時、所定時間強制的に上記複数個の時定数素子を
接続／切り離し制御するもので、複数個の時定数
素子をそれぞれ選択的に接続して時定数を可変す
ることにより発振周波数を可変し得るCR型発振
回路、基準周波数信号を生成する基準周波数信号
生成手段、前記CR型発振回路から出力される発
振信号及び前記基準周波数信号の各周波数を比較
することにより前記発振信号の発振周波数が予め
設定される許容周波数範囲内にあるか許容周波数
以上かあるいは許容周波数以下かを判定する発振
周波数判定手段、この発振周波数判定手段で前記
発振周波数が許容周波数以上と判定されたとき第
１の制御信号を発生し許容周波数以下と判定され
たとき第２の制御信号を発生する制御信号発生手
段、前記第１の制御信号の発生に応じて前記複数
個の時定数素子を前記発振周波数が下がるように
選択切換接続し前記第２の制御信号の発生に応じ
て前記複数個の時定数素子を前記発振周波数が上
がるように選択切換制御する選択制御切換手段、
および電源の投入時に所定時間前記CR型発振回
路の時定数素子を強制的に接続／切り離し制御し
て発信信号の周波数を予め設定した許容周波数範
囲内に設定する発振初期設定手段を設けたもので
ある。 〔発明の実施例〕 以下、第４図乃至第９図を参照してこの発明の
一実施例を詳細に説明する。 第４図はその基本構成を示すもので、図中１１
はCR型発振回路である。このCR型発振回路１１
は、複数個の時定数素子を有しており、この複数
個の時定数素子をそれぞれ選択的に接続して時定
数を可変することにより、発振出力の周波数を可
変し得るようになされている。このCR型発振回
路１１から出力される発振信号φSは、発振周波数
判定回路１２に供給される。 この発振周波数判定回路１２には、上記発振信
号φSと共に図示しない基準周波数信号生成回路か
ら出力される基準周波数信号φaを入力し、この
２つの信号φS，φaの各周波数を比較することに
より、発振信号φSの発振周波数OSCが予め設定さ
れる許容周波数範囲内にあるか、許容周波数以上
か、許容周波数以下かを判定し、各判定結果に応
じた判定信号を生成出力するものである。この判
定信号は制御信号発生回路１３に供給される。 上記制御信号発生回路１３は、上記判定信号に
応じて、つまり上記発振周波数OSCが許容周波数
範囲内にあると判定されたとき制御信号の発生を
停止し、許容周波数以上と判定されたとき発振周
波数OSCを下げるダウン制御信号を発生し、許容
周波数以下と判定されたとき発振周波数OSCを上
げるアツプ制御信号を発生するものである。そし
て、この制御信号が、選択切換制御回路１４に供
給される。 この選択切換制御回路１４は、上記制御信号が
ダウン制御信号であるとき、このダウン制御信号
の発生に応じて上記CR型発振回路１１の複数個
の時定数素子を、発振周波数OSCが下がる方向に
順次選択切換接続し、上記制御信号がアツプ制御
信号であるとき、このアツプ制御信号の発生に応
じて上記複数個の時定数素子を、発振周波数OSC
が上がる方向に順次選択切要接続するように制御
するものである。 すなわち、上記のように構成したCR型発振器
は、CR型発振回路１１から出力される発振信号
φSの発振周波数OSCと基準周波数信号φaの周波数
とを常に比較し、この比較結果から上記発振周波
数が許容周波数範囲内にあるか否かを判定し、こ
の判定結果に基づいてダウン制御信号あるいはア
ツプ制御信号を発生し、この制御信号の発生に基
づいて上記CR型発振回路１１の複数個の時定数
素子を、発振周波数OSCを下げる。あるいは上げ
る方向に順次選択切換制御するようにしたもの
で、これによつて上記発振周波数OSCを常に許容
周波数範囲内におさめ、略安定した発振信号φSを
得ることができる。 ここで、上記CR型発振器の発振周波数判定手
段について、第５図を参照して説明する。 まず、第５図ａに示す発振信号φSに対する基準
周波数信号φaは、第５図ｂに示すように発振信
号φSの発振周波数OSCより周波数を充分低く設定
しておく。そして、この２信号φS・φaから、第
５図ｃに示すように、ある一定時間フレームF2n
（ｍ＝１，１，２，……）内に、例えば上記発振
信号φS及び基準周波数信号φaの論理積をとるこ
とにより、発振信号φSに対応したｌ（ｌ＝１，２，
３，……）個のパルス列を発生させる。さらに、
このパルス列を計数して任意の時間フレームF2n
におけるｌ個のパルス列をｎビツトのデータに変
換し、このｎビツトデータと所望の発振周波数、
すなわち許容周波数範囲内の周波数に対応したｎ
ビツトデータとを比較することにより、上記発振
周波数OSCが許容周波数範囲内にあるか、許容周
波数以上か、許容周波数以下かを判定できるよう
になる。したがつて、任意の時間フレームF2n+1
において、発振周波数OSCを許容周波数範囲内に
おさめるように制御信号を発生させ、この制御信
号により上記CR型発振回路１１の複数個の時定
数素子を選択切換制御すれば、発振周波数OSCを
許容周波数範囲内におさめ、略安定させることが
できる。 次に、前記３段インバータ型CR発振器を利用
した、この発明に係るCR型発振器の具体的な回
路を第６図に示し、その構成について説明する。 まず、CR型発振回路１１は、６個の抵抗R0〜
R5、コンデンサＣ、インバータINV1〜INV3よ
りなる３段インバータ型発振器に波形整形用のイ
ンバータINV6を接続したもので、このCR型発振
回路１１から出力される発振信号φSはアンドゲー
トG1，G2に供給される。 このアンドゲートG1，G2は、インバータINV7
及び７ビツトカウンタ１５と共に発振周波数判定
回路１２を構成するもので、アンドゲートG1に
は図示しない基準周波数信号生成回路から出力さ
れる基準周波数信号φaが１／８分周回路１６を
介して供給され、またアンドゲートG2にはさら
にインバータINV7を介して上記基準周波数信号
φaが供給される。つまり、アンドゲートG1は、
発振信号φSと基準周波数信号φaとの論理積信号
φS，φaを生成して７ビツトカウンタ１５のクロ
ツク入力端子CKへ出力し、またアンドゲートG2
は、発振信号φSと反転基準周波数信号φaとの論
理積信号φS，aを生成してオアゲートG3へ出力
するものである。 このオアゲートG3は、２ビツトカウンタ１７、
アンドゲートG4〜G6、インバータINV8，INV9
と共に状態設定回路１８を構成するもので、その
出力は２ビツトカウンタ１７のクロツク入力端子
CKに供給される。この２ビツトカウンタ１７の
出力Q0は、アンドゲートG4，G5に供給されると
共にインバータINV9を介してアンドゲートG6に
供給され、また出力Q1は、アンドゲートG4，G6
に供給されると共に、インバータINV8を介して
アンドゲートG5に供給される。そして、上記ア
ンドゲートG4の出力は上記オアゲートG3に供給
される。つまり、このように構成した状態設定回
路１８は、上記アンドゲートG5，G6から状態設
定信号S，φ1，S・φ2を出力するもので、この
うち状態設定信号S・φ2は上記７ビツトカウン
タ１５のリセツト端子Ｒに供給される。 この７ビツトカウンタ１５は、上記状態設定信
号S・φ2の出力に応じて上記論理積信号φS・φa
のパルス列を計数することにより、７ビツトのデ
ータに変換してそれぞれ出力端子Q0〜Q6から出
力するもので、このうち上位４ビツトの出力Q3
〜Q6は４ビツトラツチ回路１９の入力端子D0〜
D3に供給される。 この４ビツトラツチ回路１９は、インバータ
INV10〜INV13、アンドゲートG7，G8、オアゲー
トG9〜G10と共に制御信号発生回路１３を構成す
るもので、クロツク入力端子CKに上記状態設定
信号S・φ1が供給されるようになされており、
この状態設定信号S・φ1の出力に応じて上記７
ビツトカウンタ１５の上位４ビツト出力Q3〜Q6
の値を保持して、出力端子Q0〜Q3から出力する
ものである。 このうち、出力Q0はインバータINV10を介して
アンドゲートG7に供給され、出力Q1，Q2はアン
ドゲートG7に供給されると共にインバータ
INV11，INV12を介してオアゲートG9に供給さ
れ、出力Q3はインバータINV13を介してアンドゲ
ートG7，G8に供給される。そして、上記オアゲ
ートG9の出力はアンドゲートG8に供給され、ア
ンドゲートG7の出力はオアゲートG10に供給され
る。このオアゲートG10には、上記状態設定信号
φS・φ2が供給されるようになされており、その
出力は６ビツトアツプダウンカウンタ２０のクロ
ツク入力端子CKに供給される。また、上記アン
ドゲートGSの出力は、上記カウンタ２０のアツ
プダウン制御入力端子Ｕ／Ｄに供給される。 この６ビツトアツプダウンカウンタ２０は、発
振初期設定回路２１、インバータINV14〜
INV19、および前記CR型発振回路１１の抵抗R0
〜R5にそれぞれ並列接続されたスイツチ回路S0
〜S5と共に選択切換制御回路１４を構成するもの
で、上記アンドゲートG8の出力に応じてオアゲ
ートG10の出力のパルス列をアツプ方向あるいは
ダウン方向に計数し、それぞれ出力端子Q0〜Q5
からその計数値を出力するものである。この出力
Q0〜Q5はそれぞれインバータINV14〜INV19を介
してスイツチ回路S0〜S5の制御入力端に供給さ
れ、このスイツチ回路S0〜S5をオン・オフ制御す
る。なお、発振初期設定回路２１は、電源投入時
における上記カウンタ２０の初期状態を設定する
ためのもので、初期発振が発振制御系の入力許容
周波数範囲内におさまるように、電源が投入され
てから所定時間強制的にインバータINV3〜INV1
への帰還抵抗値を設定する。 第７図は、前記第６図におけるアツプダウンカ
ウンタ２０および発振初期設定回路２１のさらに
詳細な構成例を示している。図において、前記第
６図と同一構成部には同じ符号を付す。すなわ
ち、６ビツトのアツプダウンカウンタ２０は、縦
続接続された６個のフリツプフロツプFF0〜FF5
から成り、これらフリツプフロツプFF0〜FF5に
はそれぞれ、アツプダウン制御信号Ｕ／Ｄおよび
クロツク信号CKが供給される。そして、上記フ
リツプフロツプFF0〜FF5の出力0〜5はそれ
ぞれ、スイツチ回路S0〜S5の制御入力端に供給さ
れる。２１は発振初期設定回路として働くパワー
オンクリア回路で、この回路２１は、電源電圧Ｖ
が印加される電源端子２２と接地点間に接続され
る抵抗RP、この抵抗RPに並列接続されるコンデ
ンサCP、および上記電源端子２２に入力端が接
続され、出力端が上記フリツプフロツプFF5のセ
ツト入力端ＳおよびFF4のリセツト入力端Ｒに接
続されるインバータINV20とから構成される。 次に、上記のような構成において動作を説明す
る。まず、電源投入直後の発振初期段階において
は、抵抗RPとコンデンサCPとから成るCR時定数
回路によつて決定される所定時間、インバータ
INV20の出力が”１”レベルとなり、フリツプフ
ロツプFF5がセツト、FF4がリセツトされる。今、
アツプモードであるとすると、第８図ａのタイミ
ングチヤートに示すように、発振初期時にはフリ
ツプフロツプFF0〜FF4の出力Q0〜Q4は全て”
Ｌ”レベルとなり、フリツプフロツプFF5の出力
Q5のみが”Ｈ”レベルとなる。従つて、スイツ
チ回路S0〜S4がオン状態、S5がオフ状態となつて
抵抗R5のみが時定数用抵抗値として働く。そし
て、コンデンサCPと抵抗RPとから成るCR時定数
回路によつて決定される所定時間経過した時刻ｔ
において、強制的な抵抗選択が解除されて発振が
開始される。このような初期設定により電源投入
直後の初期発振周波数が極端に高くなることがな
い。 一方、ダウンモードにおいては、第８図ｂに示
すように初期発振時にフリツプフロツプFF0〜
FF3およびFF5の出力Q0〜Q3，Q5が全て”Ｈ”レ
ベルであり、フリツプフロツプFF4の出力Q4のみ
が”Ｌ”レベルとなる。従つて、時刻ｔ以前には
抵抗R4のみが時定数用抵抗として働かないこと
になる。これによつて、発振初期の周波数が極端
に低くなることがない。 上述したように、発振の初期段階における周波
数は予め設定された所定の範囲内に収まり、この
状態から所望する発振周波数を得るので、誤動作
がなく、しかも短時間でこの所望する周波数が得
られる。 次に、電源の投入から所定時間経過した時刻ｔ
以後の動作について説明する。前記第６図に示し
たCR型発振器は、発振信号φSの発振周波数OSC
の設定値を20〔ｋHz〕、基準周波数信号φaの周波
数を1.6〔ｋHz〕とし、許容周波数範囲を19.2〔ｋ
Hz〕〜22〔ｋHz〕として構成したもので、ここで
は上記発振信号φSが第９図ａに示すように発振周
波数OSCが20＋Δ〔ｋHz〕で出力されているとす
る。また、上記基準周波数信号φaは、１／８分
周回路１６を介すことにより、第９図ｂに示すよ
うに周波数200〔Hz〕で出力されている。 つまり、このCR型発振器では前記時間フレー
ムF2n（＝F2n+1）を2.5〔mS〕に設定しており、上
記発振信号φS及び１／８分周回路１６からの基準
周波数信号φaを入力したアンドゲートG1は、第
９図ｃに示すような論理積信号φS・φaを生成し
て７ビツトカウンタ１５のクロツク入力端子CK
に出力するようになる。つまり、この７ビツトカ
ウンタ１５で時間フレームF2nにおける論理積信
号φS・φaのパルス列を計数することにより、発
振信号φSの発振周波数OSC〔ｋHz〕は７ビツトの
データに変換される。すなわち、この７ビツトカ
ウンタ１５の計数値及び７ビツトデータQ0〜Q6
は、上記発振周波数OSC〔ｋHz〕に応じて次表に
示すようになる。
以上詳述したようにこの発明によれば、電源電
圧、温度等のパラメータが変動しても略安定した
発振周波数の発振信号が得られ、且つ誤動作ばな
くしかも短時間で所望する発振周波数が得られ
る、極めて良好なCR型発振器を提供することが
できる。
圧、温度等のパラメータが変動しても略安定した
発振周波数の発振信号が得られ、且つ誤動作ばな
くしかも短時間で所望する発振周波数が得られ
る、極めて良好なCR型発振器を提供することが
できる。
第１図乃至第３図はそれぞれ従来のCR型発振
器における構成及び特性を示す回路図及び特性
図、第４図はこの発明に係るCR型発振器の一実
施例を示すブロツク回路図、第５図は上記実施例
における周波数判定手段を説明するための波形
図、第６図は上記実施例を具体的な回路で構成し
た場合のCR型発振器を示す回路図、第７図は上
記第６図の回路におけるアツプダウンカウンタお
よび発振初期設定回路の詳細な構成例を説明する
ための回路図、第８図は上記第７図の回路の動作
を説明するための波形図、第９図は上記第６図の
回路における主要部の出力波形を示す波形図、第
１０図および第１１図はそれぞれ上記CR発振器
における発振周波数の測定結果を示す特性図であ
る。 １１……CR型発振回路、１２……発振周波数
判定回路、１３……制御信号発生回路、１４……
選択切換制御回路、１５……７ビツトカウンタ、
１６……１／８分周回路、１７……２ビツトカウ
ンタ、１８……状態設定回路、１９……４ビツト
ラツチ回路、２０……６ビツトアツプダウンカウ
ンタ、２１……発振初期設定回路、φS……発振信
号、φa……基準周波数信号。
器における構成及び特性を示す回路図及び特性
図、第４図はこの発明に係るCR型発振器の一実
施例を示すブロツク回路図、第５図は上記実施例
における周波数判定手段を説明するための波形
図、第６図は上記実施例を具体的な回路で構成し
た場合のCR型発振器を示す回路図、第７図は上
記第６図の回路におけるアツプダウンカウンタお
よび発振初期設定回路の詳細な構成例を説明する
ための回路図、第８図は上記第７図の回路の動作
を説明するための波形図、第９図は上記第６図の
回路における主要部の出力波形を示す波形図、第
１０図および第１１図はそれぞれ上記CR発振器
における発振周波数の測定結果を示す特性図であ
る。 １１……CR型発振回路、１２……発振周波数
判定回路、１３……制御信号発生回路、１４……
選択切換制御回路、１５……７ビツトカウンタ、
１６……１／８分周回路、１７……２ビツトカウ
ンタ、１８……状態設定回路、１９……４ビツト
ラツチ回路、２０……６ビツトアツプダウンカウ
ンタ、２１……発振初期設定回路、φS……発振信
号、φa……基準周波数信号。
Claims (1)
- 【特許請求の範囲】 １ 複数個の時定数素子をそれぞれ選択的に接続
して時定数を可変することにより発振周波数を可
変し得るCR型発振回路と、基準周波数信号を生
成する基準周波数信号生成手段と、前記CR型発
振回路から出力される発振信号及び前記基準周波
数信号の各周波数を比較することにより前記発振
信号の発振周波数が予め設定される許容周波数範
囲内にあるか、許容周波数以上か、あるいは許容
周波数以下かを判定する発振周波数判定手段と、
この発振周波数判定手段で前記発振周波数が許容
周波数以上と判定されたとき第１の制御信号を発
生し、許容周波数以下と判定されたとき第２の制
御信号を発生する制御信号発生手段と、前記第１
の制御信号の発生に応じて前記複数個の時定数素
子を前記発振周波数が下がるように選択切換接続
し、前記第２の制御信号の発生に応じて前記複数
個の時定数素子を前記発振周波数が上がるように
選択切換接続する選択切換制御手段と、電源の投
入時、所定時間前記CR型発振回路の時定数素子
を強制的に接続／切り離し制御して、発振信号の
周波数を予め設定した許容周波数範囲内に設定す
る発振初期設定手段とを具備することを特徴とす
るCR型発振器。 ２ 前記発振周波数を制御する選択切換制御手段
は、プリセツトあるいはプリ・リセツト機能を有
し、発振の初期段階に前記発振初期設定手段によ
り所定時間プリセツトあるいはプリ・リセツトす
ることを特徴とする特許請求の範囲第１項記載の
CR型発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59117073A JPS60260213A (ja) | 1984-06-07 | 1984-06-07 | Ｃｒ型発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59117073A JPS60260213A (ja) | 1984-06-07 | 1984-06-07 | Ｃｒ型発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60260213A JPS60260213A (ja) | 1985-12-23 |
| JPH0568892B2 true JPH0568892B2 (ja) | 1993-09-29 |
Family
ID=14702737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59117073A Granted JPS60260213A (ja) | 1984-06-07 | 1984-06-07 | Ｃｒ型発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60260213A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04160924A (ja) * | 1990-10-25 | 1992-06-04 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
-
1984
- 1984-06-07 JP JP59117073A patent/JPS60260213A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60260213A (ja) | 1985-12-23 |
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