JPH0571134B2 - - Google Patents

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JPH0571134B2
JPH0571134B2 JP60064023A JP6402385A JPH0571134B2 JP H0571134 B2 JPH0571134 B2 JP H0571134B2 JP 60064023 A JP60064023 A JP 60064023A JP 6402385 A JP6402385 A JP 6402385A JP H0571134 B2 JPH0571134 B2 JP H0571134B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、具体的
には寸法がミクロン以下の電界効果トランジスタ
（FET）装置の製造方法に関する。
集積回路の応答速度及び実装密度が増大するに
つれ、寸法が小さくなり、仕様は製造に使用され
る通常の製造方法及び装置の許容範囲を越える様
になつた。必要な寸法を満足させるのに必要な間
隔を得るための間接的技法が不可欠である。
〔開示の概要〕
斜方向付着マスクとその後のマスクの下に部分
的に延びる斜方向の導電型変換動作を組合せ使用
する事により、小さい寸法が得られると共に、そ
の後の処理段階中のゆらぎによるだらだらとした
位置変化を調節する事が出来る。マスクは平坦な
表面に関して浅い角度で付着され、その後イオン
注入の様なマスクの下に入込む導電型変換動作が
行われる。マスクが除かれて、より小さなゲート
がマスクのあつた位置に位置付けられる。ゲート
はソースからマスクの下に延び出ている変換され
た部分迄の距離よりも小さいので、ゲートが極端
に短かいFETが与えられる。
〔従来技術〕
極めて寸法の小さな半導体装置を形成するため
に現在注目をあびている一つの間接技法は、装置
が形成される表面に関して或る角度をなして処理
動作を行い、その水平もしくは垂直成分を使用す
るものである。角度処理技法は付着及びイオン注
入処理の両方で使用されている。
一つの例として、1981年刊ジヤーナル・オブ・
バキユアム・サイエンス・アンド・テクノロジ
（J.Vac.Sci.＆ Tech.）19第693頁乃至第696頁に
は小さな電極を形成するのに傾斜付着を使用して
いる。
他の例として、イオン注入を或る角度方向から
行う技法は米国特許第3873371号、同第4325747号
及び第4232439号の明細書において開示されてい
る。
他の間接方法としては、ゲート電極をマスクと
して使用してFETのソース及びドレイン電極の
位置を決めるものである。この技法は自己整合技
法として知られている。この技法はイオン・ビー
ム・ミリングを含む米国特許第3846822号明細書
に開示されている。
〔発明が解決しようとする問題点〕
本発明の目的は、斜めに付着されるマスク及び
そのマスクの下に部分的に導電型反転領域が延び
る様なその後のイオン注入による導電型反転動作
と組合して、半導体装置の寸法をより小さくし、
その後の処理段階中に生ずるゆらぎの位置の変化
を無視しうる様にする事にある。
〔問題点を解決するための手段〕
マスクは平坦な表面に関して小さな角度方向か
ら付着され、イオン注入の様なその後の導電型変
換がマスクの下に迄延び、極端に短かいゲートの
FETが与えられる。
説明を明瞭にするために、本発明の製造方法
は、ゲートが極端に短く自己整合した酸化金属半
導体電界効果トランジスタ（MOSFET）に関連
して説明するが、この分野の専門家にとつては本
発明の原理は他の構造体にも容易に適用出来る事
は明らかであろう。
0.5ミクロン程度の極めて小さなゲートを有す
るMOSFETを製造する場合、その後の処理段階
によつて生ずる通常の拡散によつて、ソース及び
ドレインに関係する横方向移動の形の短絡の問題
に遭遇する。換言すれば、ソース及びドレイン電
極は選択された位置に関してゆらぎがある。
本発明の技法は垂直な面に向う第１の斜方向の
付着を含み、この付着物がイオン注入の如きその
後の斜方向の導電型変換のためのマスクとして使
用される。導電型が変換した部分は部分的にマス
クの下迄延長している。次に最初の付着物が除去
され、垂直な面に向う第２の斜方向付着によつて
かなり小さな、極めて正確に位置付けられたゲー
ト、ソース及びドレイン電極が与えられる。この
様な動作により、最終のゲート電極はソース及び
ドレイン電極とは重畳がなく、もしくは極めて小
さな重畳が存在するだけである。この様な構造の
場合に装置の速度及びパホーマンスが増強され
る。
〔実施例〕
第２図を参照するに、標準的なケイ素もしくは
ヒ化ガリウムの様な単結晶材料の半導体基板１は
表面２を有し、その上に半導体装置が配置され
る。表面２の一部の上には或る形状の材料３が存
在し、表面２に関して実質上垂直な急峻な位置決
め面４を与えている。材料３は通常酸化物の様な
絶縁体である。位置決め面４の高さは約5000Åで
ある。面４はこの分野で標準の技法である反応性
イオン・エツチングによつて形成される。
第３図を参照するに、MOSFETを製造するた
めに、正確な厚さの絶縁層５が位置決め面４に接
して表面２上に位置付けられ、ゲートの下の酸化
物として使用される。絶縁層５はかなり薄く、１
乃至200Å程度である。ケイ素上に薄い絶縁層５
を形状する通常の技法は裸のケイ素表面２の上に
酸化物の薄い層を熱的に成長させるものである。
次に第４図を参照するに、第１の斜方向付着が
行われ、金属マスク６が面４に接して位置付けら
れる。金属マスク６はMOSFETのゲートの所望
の長さであるＡで示す水平寸法を有する。これは
例えば処理温度で生ずる種々の拡散から生じ、調
節し得る、予測された「ゆらぎ」である追加的な
増歩分を含む。この追加の増歩分すなわちインク
レメント（△）は極めて容易に推定する事が出来
る。それは半導体材料及びこれに関連する材料の
ための仕様が十分わかつているからである。マス
ク６のための金属はφとして示された様に浅い角
度で面４に接して付着され、水平方向の金属の付
着力は小さい。水平方向に付着される金属部分は
極めてわずかであるので、これは寸法Ａを著しく
変化させる事なくエツチングの様な動作で容易に
除去する事が出来る。角度φのための許容可能な
範囲は５乃至25°である。
第５図を参照するに、イオン注入の如き導電型
の変換工程が使用され、ソース及びドレイン領域
が形成される。イオン注入は不純物を半導体基板
１に導入し、領域７及び８を形成する。不純物を
導入する際に、損傷が生じ、これをなくすのに焼
きなまし（アニール）を必要とするが、焼なまし
はゆらぎの問題に寄与する。推定されるゆらぎは
寸法Ａの△部分に含まれる。
イオン注入は垂直方向に角度γの方向から行わ
れ、基板１の導電型を、夫々ソース及びドレイン
となるべき領域７及び８で反対導電型に変換す
る。注入された領域７及び８の一端の位置はマス
ク６に関連して横方向に或る距離だけオフセツト
している。この距離はマスク６の高さにインプツ
トの角度γの正接を掛けた値に略等しい。第５図
に示されたオフセツト動作はドレイン８の端をマ
スク６の下の位置９に移動し、ソース７の端をマ
スク６の下から離れた位置１０に移動する。
次に第６図を参照するに、マスク６は選択的エ
ツチングの様な工程によつて除去されている。イ
オン注入によつて生じた領域７及び８中の損傷は
焼なましされ、領域がわずかに移動する。焼きな
まし段階の後の結果のチヤンネルの長さ１１は第
４図のマスク６の寸法Ａに使用された予定の値と
略等しい。
次に第１図を参照するに、第２の斜め方向の金
属付着が面４に向つて行われ、金属ゲート１２が
与えられている、付着角度は表面２に関して浅
く、水平な表面に付着される材料は少なく、除去
が容易であり、FETのチヤンネルとなるべき領
域の上の表面２に平行なゲート１２の寸法は寸法
１１に関連して容易に制御出来る。ゲート１２の
厚さに当る、表面２に平行なこの寸法は全チヤン
ネル長よりも小さく、ゲート１２の端とドレイン
８の間のギヤツプが１デバイ長以下である時は、
すべての注入キヤリアはドレイン８に集められ
る。
完成した構造体において、最初の側壁４は元の
位置に残され、縦横比の小さなゲート１２のため
の支持構造体として使用される。
装置を応用するための外部の電気的接続がソー
ス７、ドレイン８及びゲート１２に対して形成さ
れる。
本発明の技法は、ゲート長が１1/2ミクロン程
度で、製造中の横方向短絡を考慮に入れた極く短
いゲートのFETを与える。自己整合が生じて、
ゲート及びソース間並びにゲート及びドレイン間
の重畳による寄生容量が最小になる。
以上、最初に傾め方向に付着された部材が斜方
向に指向されてマスクの下にもイオンが延びるイ
オン・インプランテーシヨンのためのマスクとし
て使用される組合せ間接法を説明した。マスクが
除去され、ゲートがマスクのために使用されたの
と同じ位置付け表面に接して付着される。しかし
ながらゲートはマスクよりも薄く、これによつて
寸法がより短かく、後の処理段階中の移動が調節
される様になつている。
〔発明の効果〕
本発明に従い斜めに付着されるマスク及び斜め
方向に行われる基板中の領域の導電型の反転工程
により、ゲート電極が小さくなり、反転領域とゲ
ート電極の重畳部分がほとんどなくなるので、装
置の速度及びパホーマンスが増大する。
【図面の簡単な説明】
第１図は本発明に従いゲートの寸法が非常に小
さなFETが略完成した段階を示した断面図であ
る。第２図、第３図、第４図、第５図、第６図は
夫々本発明に従う方法の各段階を示した断面図で
ある。 １……半導体基板、２……基板の表面、３……
絶縁材料、４……位置決め面、５……絶縁層、６
……金属マスク、７……ソース領域、８……ドレ
イン領域、１１……チヤンネルの長さ、１２……
金属ゲート。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体結晶基板の平な表面上に垂直な面を持
    つた段差を形成し、 上記表面に対して浅い角度でマスク部材を投射
    することで上記垂直な面に付着したマスクを設
    け、 上記表面に対して斜め方向でイオン注入するこ
    とで、上記半導体結晶基板の上記垂直な面の近傍
    領域の導電型を変換し、その際に上記マスクの少
    なくとも一部の下にまで上記変換が進行する様に
    し、 上記マスクを除去して、上記半導体結晶基板を
    アニールし、 上記表面に対して浅い角度でゲート電極部材を
    投射することで、上記垂直な面に付着したゲート
    電極をチヤネルとなる上記半導体結晶基板の上記
    変換された領域の間の上に設ける、 ことを含む半導体構造体の製造方法。
JP60064023A 1984-06-22 1985-03-29 半導体構造体の製造方法 Granted JPS6112077A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US623810 1984-06-22
US06/623,810 US4532698A (en) 1984-06-22 1984-06-22 Method of making ultrashort FET using oblique angle metal deposition and ion implantation

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Publication Number Publication Date
JPS6112077A JPS6112077A (ja) 1986-01-20
JPH0571134B2 true JPH0571134B2 (ja) 1993-10-06

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