JPH0571925U - 電源自動オフ装置 - Google Patents

Abstract

(57)【要約】 【目的】 電池の消耗を抑えながらＣＰＵ暴走時の安全
性の確保を図る。 【構成】 時計ＩＣ１２のアラーム機能を利用し、バッ
テリ電源１１のオン時、ＣＰＵ１により、現在時刻デー
タに所定時間を加えた警報時刻データを時計ＩＣ１２に
設定し（警報時刻データ設定処理を行い）、この警報時
刻になると、バッテリ電源１１をオフするための警報信
号を時計ＩＣ１２より出力するようにした。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、電源スイッチの投入によりバッテリ電源がオンして起動されるＣＰ Ｕを備え、このＣＰＵにより所定の処理動作を行った後、前記ＣＰＵからの電源 オフ指令で電源を自動的にオフする電源自動オフ装置に関する。

【０００２】

【従来の技術】

オペレータの操作により、あるいは磁気カードなどの媒体の挿入により投入（ 閉成）される電源スイッチによりバッテリ電源をオンしてＣＰＵを起動させ、こ のＣＰＵにより所定の処理を行い、その後、ＣＰＵからの電源オフ指令によりバ ッテリ電源をオフする電源自動オフ装置が各種の民生機器やシステムに採用され ている。

【０００３】 ところで、ＣＰＵを搭載したこの種の装置においては、ＣＰＵが暴走すると制 御が不能となり、トラブルを生じるので、これを防止するための対策が講じられ ている。

【０００４】 図１に従来例に係る電源自動オフ装置のブロック図を示す。１はＣＰＵ、２は ＲＯＭであるが、この回路ではＣＰＵ１が暴走した場合の検出および安全対策の ために、ウォッチドッグタイマＩＣをＣＰＵ１の外部に設けている。

【０００５】 図２はＣＰＵ１からのリフレッシュ信号とウォッチドッグタイマＩＣの出力信 号を示す波形図であり、ウォッチドッグタイマＩＣ３を、ＣＰＵ１から供給され る（ａ）に示す定期的なリフレッシュ信号で繰り返しリフレッシュし、これによ りウォッチドッグタイマＩＣ３から（ｂ）に示すような“１”レベル信号を出力 し続ける。

【０００６】 そして、リフレッシュが途絶えた時にウォッシュドッダタイマＩＣ３の出力信 号が“０”レベルに立ち下がることから、ＣＰＵ１が暴走したと判断し、ウォッ チドッグタイマＩＣ３の“０”レベル信号により、電源断処理やＣＰＵ１のリセ ットなどの処理を行っていた。

【０００７】

【発明が解決しようとする課題】

しかしながら、電源にバッテリを使用する装置においては、ウォッチドッグタ イマＩＣを設けると電池の消耗が激しく、電池を頻繁に取り替えないと装置が作 動しないという不都合があった。また、容量の大きい電池は、本装置が組み込ま れる機器やシステム系によってはスペース的に装備することができないという問 題もあった。

【０００８】 本考案は、上記従来装置の欠点を解消し、電池の消耗を抑えながらＣＰＵ暴走 時の安全性の確保を図ることができる電源自動オフ装置を提供することを目的と する。

【０００９】

【課題を解決するための手段】

上記目的を達成するため、本考案では、時計ＩＣのアラーム機能を利用し、バ ッテリ電源のオン時に、ＣＰＵにより、現在時刻データに所定時間を加えた警報 時刻データを時計ＩＣに設定し（警報時刻データ設定処理を行い）、この警報時 刻になると、バッテリ電源をオフするための警報信号を時計ＩＣより出力するよ うにしたものである。

【００１０】 この場合、ＣＰＵに異常がなければ、ＣＰＵからの電源オフ信号によりバッテ リ電源はオフされるが、ＣＰＵが暴走した場合は前記警報信号によりバッテリ電 源がオフされる。

【００１１】

【作用】

オペレータの操作により、あるいは媒体が媒体挿入口から挿入されると、電源 スイッチが投入されてバッテリ電源がオンしＣＰＵが起動する。そしてＣＰＵに より時計ＩＣに対して、現在の時刻データに所定時間を加算する警報時刻データ 設定処理を行い、時計ＩＣからの警報信号とＣＰＵの電源オフ信号とのオア（論 理和）をとってバッテリ電源をオフする。

【００１２】

【実施例】

以下、本考案の実施例を図面に基づいて説明する。図３は実施例に係る電源自 動オフ装置のブロック図、図４はその制御内容を示すフローチャートである。

【００１３】 図３において、１はＣＰＵ、１１はバッテリ電源、１２は時計ＩＣ、１３はＲ ＡＭであり、時計ＩＣ１２とＲＡＭ１３はバスラインでＣＰＵ１に接続されてい る。また１４はＣＰＵ１からの指令で動作するドライバであり、動作体１５を駆 動する。１６はＣＰＵ１の信号線１７と時計ＩＣ１２の信号線１８を入力するオ ア回路、１９はオア回路１６の出力線２０がクリア端子（リセット端子）に接続 されるＤ−フリップフロップ、２１はフリップフロップ１９のクロック端子に接 続された電子スイッチ、２２はフリップフロップ１９のＱ出力がベースに入力す ると導通し、バッテリ電源１１の電圧ＶD D をＣＰＵ１に印加するトランジスタ 、２３は動作体１５によって開閉される動作終了検知スイッチである。

【００１４】 図から明らかなように、時計ＩＣ１２、ＲＡＭ１３、フリップフロップ１９は バッテリ電源１１により駆動電圧ＶF F を以て常にバックアップされているが、 動作時の消費電流が大きいＣＰＵ１は前述したように、フリップフロップ１９か ら電源オン信号が出てトランジスタ２２がオンした時のみ、バッテリ電源１１に より駆動電圧ＶD D で駆動されるようになっている。

【００１５】 次に図４に示すフローチャートに基づいて本実施例の制御内容を説明する。こ のフローは媒体挿入あるいはオペレータの手動操作により電源スイッチ２１が投 入され、ＣＰＵ１にバッテリ電源１１から駆動電圧ＶD D が印加されるとスター トする。

【００１６】 まず、時計ＩＣ１２内の現在時刻データＴ（年、月、日、時、分、秒）を読み 取ってＲＡＭ１３内に記録する（Ｓ１）。次にこのＴに、所定の監視時間データ ｔを加算し、時計ＩＣ１２に設定し（Ｓ２）、各種の処理を開始する（Ｓ３）。 そして動作終了検知スイッチ２３の状態から動作が終了したかどうか判断し、動 作が終了していれば（Ｓ４でＹ）、処理終了となり（Ｓ５）、信号線１７に電源 オフ信号を出力し、これによりフリップフロップ１９がリセットされ、トランジ スタ２２がオフとなるからバッテリ電源１１の駆動電源ＶD D はオフされる（Ｓ ６）。

【００１７】 ここで、ＣＰＵ１が暴走した場合（Ｓ０）、時計ＩＣ１２から、前記ｔのタイ ムアップ後に、警報信号が信号線１８に出力され、これにより前述と同様にフリ ップフロップ１９がリセットされて電源がオフされる。

【００１８】 即ち、ＣＰＵ１が正常に作動している時は電源オフ信号で、またＣＰＵ１が暴 走した時は警報信号で電源をオフすることで、ＣＰＵ制御の誤動作とバッテリの 消耗に対するフェールセーフ機能を果たすことができる。なお、警報信号の出力 タイミングは電源オフ信号より若干遅くなるように設定されている。

【００１９】

【考案の効果】

以上説明したように、本考案によれば、時計ＩＣのアラーム機能を利用して、 ＣＰＵが暴走しても時計ＩＣからの警報信号によってバッテリ電源をオフするよ うにしたので、ＣＰＵの誤動作によるトラブルを未然に防止し、かつ、電源オフ 制御を精度よく行ってバッテリの消耗を最小限に抑えることができる。

【図面の簡単な説明】

【図１】従来例に係る電源自動オフ装置のブロック図で
ある。

【図２】そのタイミングチャートである。

【図３】本考案の実施例に係る電源自動オフ装置のブロ
ック図である。

【図４】その制御内容を示すフローチャートである。

【符号の説明】

１ ＣＰＵ １１ バッテリ電源 １２ 時計ＩＣ １３ ＲＡＭ １６ オアゲート回路 １７，１８ 信号線 １９ フリップフロップ ２１ 電源スイッチ

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 電源スイッチの投入によりバッテリ電源
   がオンして起動されるＣＰＵを備え、このＣＰＵにより
   所定の処理動作を行った後、前記ＣＰＵからの電源オフ
   指令で電源を自動的にオフする電源自動オフ装置におい
   て、時計ＩＣとＲＡＭを設け、前記電源スイッチの投入
   時に前記時計ＩＣ内の現在時刻データを読み取って前記
   ＲＡＭに記録すると共に、前記現在時刻データに所定時
   間ｔを加えた警報時刻データを前記時計ＩＣに設定し、
   この警報時刻になると出力される前記時計ＩＣからの警
   報信号の信号線を、前記ＣＰＵの電源オフ信号の信号線
   と共に、オアゲート回路の入力側に接続し、このオアゲ
   ート回路の出力により前記バッテリ電源をオフするよう
   にしたことを特徴とする電源自動オフ装置。