JPH0572192B2 - - Google Patents
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- JPH0572192B2 JPH0572192B2 JP58151445A JP15144583A JPH0572192B2 JP H0572192 B2 JPH0572192 B2 JP H0572192B2 JP 58151445 A JP58151445 A JP 58151445A JP 15144583 A JP15144583 A JP 15144583A JP H0572192 B2 JPH0572192 B2 JP H0572192B2
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- Japan
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- gate
- field effect
- effect transistor
- diode
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
- H02M7/5383—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a self-oscillating arrangement
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、開閉素子として用いた電界効果トラ
ンジスタ（以下MOSFETという）のターンオフ
時のスイツチング特性を改良したインバータ回路
に関するものである。
ンジスタ（以下MOSFETという）のターンオフ
時のスイツチング特性を改良したインバータ回路
に関するものである。
［従来の技術］
MOSFETは高速度のターンオン、オフが可能
であるが、このドレイン、ソース間のターンオ
ン、オフはゲート、ソース間の電圧の立上り、立
下り速度に左右される。実際には、ゲート、ソー
ス間に比較的大きなキヤパシタンスCissが存在す
るので、この充電の速度がそのままMOSFETの
ターンオン、オフの速度を規制する。
であるが、このドレイン、ソース間のターンオ
ン、オフはゲート、ソース間の電圧の立上り、立
下り速度に左右される。実際には、ゲート、ソー
ス間に比較的大きなキヤパシタンスCissが存在す
るので、この充電の速度がそのままMOSFETの
ターンオン、オフの速度を規制する。
また、制御電圧印加回路１とMOSFET２のゲ
ート間には、第１図に示すように、通常、寄生振
動防止用の小さな抵抗３を挿入する。この寄生振
動防止用抵抗３はMOSFET２のゲート、ソース
間のキヤパシタンスCissと制御電圧印加回路１と
の間の寄生振動を防止するためである。
ート間には、第１図に示すように、通常、寄生振
動防止用の小さな抵抗３を挿入する。この寄生振
動防止用抵抗３はMOSFET２のゲート、ソース
間のキヤパシタンスCissと制御電圧印加回路１と
の間の寄生振動を防止するためである。
［発明が解決しようとする問題点］
第１図において、トランジスタ４，５を挿入し
て折角MOSFET２のゲート、ソース間への電圧
の印加を早くしようとしても、前記寄生振動防止
用抵抗３によつてゲート、ソース間電圧Vgsの変
化速度は制限される。なお、第１図において、６
は主変圧器、７は２次側の整流平滑回路である。
また、抵抗３と並列のダイオードは、本発明によ
るもので、詳細な説明は後述する。
て折角MOSFET２のゲート、ソース間への電圧
の印加を早くしようとしても、前記寄生振動防止
用抵抗３によつてゲート、ソース間電圧Vgsの変
化速度は制限される。なお、第１図において、６
は主変圧器、７は２次側の整流平滑回路である。
また、抵抗３と並列のダイオードは、本発明によ
るもので、詳細な説明は後述する。
「問題点を解決するための手段］
本発明は、以上のような従来の問題点を解決す
るためになされたもので、電界効果トランジスタ
２と、主変圧器６を主体として構成され、前記電
界効果トランジスタ２を起動手段にて発振を開始
させて、直流電源をチヨツピングするインバータ
回路であつて、前記電界効果トランジスタ２のゲ
ート、ソース間に、前記主変圧器６に設けた補助
巻線９と抵抗１０と飽和変圧器１１からなる制御
電圧印加回路１を挿入し、この制御電圧印加回路
１の飽和変圧器１１の２次巻線１３の一端と前記
電界効果トランジスタ２のゲート間に、寄生振動
防止用の小さな抵抗３を挿入してなるインバータ
回路において、前記抵抗３と並列に、前記電界効
果トランジスタ２のゲート方向にアノードが向く
ようにしてダイオード１４を挿入し、前記飽和変
圧器１１の２次巻線１３の他端と前記電界効果ト
ランジスタ２のソース間に、前記電界効果トラン
ジスタ２のソース方向にアノードが向くようにし
てダイオード１５を挿入し、このダイオード１５
と並列にコンデンサ２０を挿入してなることを特
徴とするインバータ回路である。
るためになされたもので、電界効果トランジスタ
２と、主変圧器６を主体として構成され、前記電
界効果トランジスタ２を起動手段にて発振を開始
させて、直流電源をチヨツピングするインバータ
回路であつて、前記電界効果トランジスタ２のゲ
ート、ソース間に、前記主変圧器６に設けた補助
巻線９と抵抗１０と飽和変圧器１１からなる制御
電圧印加回路１を挿入し、この制御電圧印加回路
１の飽和変圧器１１の２次巻線１３の一端と前記
電界効果トランジスタ２のゲート間に、寄生振動
防止用の小さな抵抗３を挿入してなるインバータ
回路において、前記抵抗３と並列に、前記電界効
果トランジスタ２のゲート方向にアノードが向く
ようにしてダイオード１４を挿入し、前記飽和変
圧器１１の２次巻線１３の他端と前記電界効果ト
ランジスタ２のソース間に、前記電界効果トラン
ジスタ２のソース方向にアノードが向くようにし
てダイオード１５を挿入し、このダイオード１５
と並列にコンデンサ２０を挿入してなることを特
徴とするインバータ回路である。
［作用］
本発明のダイオード１４を抵抗３の両端に結合
すると、振動は抵抗３によつて阻止され、かつゲ
ート、ソース間電圧Vgsの変化の速度を極限まで
高めることが可能である。すなわち、まず、飽和
変圧器１１の飽和および電圧の降下は従来例と同
様であるが、ゲート、ソース間の電荷Cissはダイ
オード１４を通じて急速に放電され、急峻な放電
電流が流れ、これによりゲート、ソース間電圧は
急速に低下し、これによりドレイン、ソース間電
圧は急速に電圧を負担し始め、従来方式よりも著
しくそのスイツチング特性を改善するものであ
る。
すると、振動は抵抗３によつて阻止され、かつゲ
ート、ソース間電圧Vgsの変化の速度を極限まで
高めることが可能である。すなわち、まず、飽和
変圧器１１の飽和および電圧の降下は従来例と同
様であるが、ゲート、ソース間の電荷Cissはダイ
オード１４を通じて急速に放電され、急峻な放電
電流が流れ、これによりゲート、ソース間電圧は
急速に低下し、これによりドレイン、ソース間電
圧は急速に電圧を負担し始め、従来方式よりも著
しくそのスイツチング特性を改善するものであ
る。
［実施例］
以下、本発明によるMOSFETを用いたインバ
ータ回路の実施例を第２図以下の図面に基づいて
説明する。
ータ回路の実施例を第２図以下の図面に基づいて
説明する。
第２図は本発明によるフオワード型の基本的回
路図を示し、第３図は第２図の具体的回路図を示
すものである。これらの図において、＋、−は正負
の直流入力電源端子で、一方の電源端子＋から主
変圧器６の１次巻線８、MOSFET２のドレイ
ン、ソースを経て他方の電源端子−に結合されて
いる。また、前記MOSFET２のゲート、ソース
端子には、制御電圧印加回路１が結合されてい
る。この制御電圧印加回路１は、前記主変圧器６
に設けられた補助巻線９の両端に、抵抗１０を介
して飽和変圧器１１の１次巻線１２の両端を結合
し、また、飽和変圧器１１の２次巻線１３の一端
は、抵抗１３を介してMOSFET２のゲートに結
合し、他端は、MOSFET２のソースに結合され
て構成されている。
路図を示し、第３図は第２図の具体的回路図を示
すものである。これらの図において、＋、−は正負
の直流入力電源端子で、一方の電源端子＋から主
変圧器６の１次巻線８、MOSFET２のドレイ
ン、ソースを経て他方の電源端子−に結合されて
いる。また、前記MOSFET２のゲート、ソース
端子には、制御電圧印加回路１が結合されてい
る。この制御電圧印加回路１は、前記主変圧器６
に設けられた補助巻線９の両端に、抵抗１０を介
して飽和変圧器１１の１次巻線１２の両端を結合
し、また、飽和変圧器１１の２次巻線１３の一端
は、抵抗１３を介してMOSFET２のゲートに結
合し、他端は、MOSFET２のソースに結合され
て構成されている。
そして、本発明では、特に、前記抵抗３と並列
に、MOSFET２のゲート方向にアノードが向く
ようにダイオード１４が挿入されている。
に、MOSFET２のゲート方向にアノードが向く
ようにダイオード１４が挿入されている。
また、前記飽和変圧器１１の２次巻線１３と
MOSFET２のソース間に、ダイオード１５を挿
入し、このダイオード１５のカソード側と前記正
側端子＋との間に、抵抗１６と、補助巻線１７で
開閉される電子的開閉素子１８からなり、起動後
に起動側の影響を消滅させる手段１９を結合す
る。また、前記ダイオード１５と並列に、前記ゲ
ート、ソース間の電荷Cissより大きな容量のコン
デンサ２０を結合するとともに、補助巻線２１で
開閉される電子的開閉素子２２からなり、起動後
のダイオード１５の電圧を消滅させる手段23を結
合する。
MOSFET２のソース間に、ダイオード１５を挿
入し、このダイオード１５のカソード側と前記正
側端子＋との間に、抵抗１６と、補助巻線１７で
開閉される電子的開閉素子１８からなり、起動後
に起動側の影響を消滅させる手段１９を結合す
る。また、前記ダイオード１５と並列に、前記ゲ
ート、ソース間の電荷Cissより大きな容量のコン
デンサ２０を結合するとともに、補助巻線２１で
開閉される電子的開閉素子２２からなり、起動後
のダイオード１５の電圧を消滅させる手段23を結
合する。
前記主変圧器６の２次巻線２４には、整流平滑
回路７、誤差増幅回路２５を介して出力端子２
６，２７が結合されている。
回路７、誤差増幅回路２５を介して出力端子２
６，２７が結合されている。
つぎに、第３図の回路の作用を第５図の正常運
転時の波形図により説明する。
転時の波形図により説明する。
まず、飽和変圧器１１による自励発振動作の概
略を説明する。
略を説明する。
起動時は、電子的開閉素子１８をオンすると、
正側端子＋→電子的開閉素子１８→抵抗１６→飽
和変圧器１１の２次巻線１３→抵抗３→
MOSFET２のゲート、ソース→負側端子−の回
路が形成される。すると、MOSFET２がオンし
て、正側端子＋→主変圧器６の１次巻線８→
MOSFET２のドレイン、ソース→負側端子−の
回路が形成されて起動する。
正側端子＋→電子的開閉素子１８→抵抗１６→飽
和変圧器１１の２次巻線１３→抵抗３→
MOSFET２のゲート、ソース→負側端子−の回
路が形成される。すると、MOSFET２がオンし
て、正側端子＋→主変圧器６の１次巻線８→
MOSFET２のドレイン、ソース→負側端子−の
回路が形成されて起動する。
起動後、主変圧器６の補助巻線１７の誘起電圧
により電子的開閉素子１８がオフ→主変圧器６の
１次巻線８→MOSFET２のドレイン、ソース→
負側端子−へとドレイン電流がながれる。
により電子的開閉素子１８がオフ→主変圧器６の
１次巻線８→MOSFET２のドレイン、ソース→
負側端子−へとドレイン電流がながれる。
つぎに、第３図の主変圧器６の補助巻線９より
電圧V9が取り出されて、電流制限抵抗１０を介
して飽和変圧器１１に供給される。飽和変圧器１
１の２次巻線１３は、抵抗３を介してMOSFET
２のゲート、ソース間に結ばれているので、第５
図のT1，T2間においては前記電圧V9が飽和変圧
器１１を介してゲート、ソース間電圧Vgsとして
印加され、MOSFET２の導通が保持されてい
る。なお、導通中、ゲート電流Igはほとんど流れ
ていないので、 V9≒Vgsと考えても差支えない。
電圧V9が取り出されて、電流制限抵抗１０を介
して飽和変圧器１１に供給される。飽和変圧器１
１の２次巻線１３は、抵抗３を介してMOSFET
２のゲート、ソース間に結ばれているので、第５
図のT1，T2間においては前記電圧V9が飽和変圧
器１１を介してゲート、ソース間電圧Vgsとして
印加され、MOSFET２の導通が保持されてい
る。なお、導通中、ゲート電流Igはほとんど流れ
ていないので、 V9≒Vgsと考えても差支えない。
T2時に近くになつて飽和変圧器１１が一定電
圧時間積を受けると、この飽和変圧器１１は飽和
する。飽和すると、飽和変圧器１１は短絡された
と同様になるので、ゲート、ソース間電圧Vgsは
失つてT2時において遮断される。この飽和時、
補助巻線９からの電流は、電流制限抵抗１０によ
つて制限される。
圧時間積を受けると、この飽和変圧器１１は飽和
する。飽和すると、飽和変圧器１１は短絡された
と同様になるので、ゲート、ソース間電圧Vgsは
失つてT2時において遮断される。この飽和時、
補助巻線９からの電流は、電流制限抵抗１０によ
つて制限される。
T2−T3間、MOSFET２は遮断されたままであ
るが、主変圧器６がMOSFET２の導通時（T1−
T2時）に受けとつたときと等量の一定電圧時間
積を受けてT3時に至ると反転を開始し、ゲート、
ソース間電圧Vgsは正電圧となり、これが
MOSFET２のゲートしきい値電圧を越え、ター
ンオンし、導通を開始し、以下同様にして発振動
作を繰返す。
るが、主変圧器６がMOSFET２の導通時（T1−
T2時）に受けとつたときと等量の一定電圧時間
積を受けてT3時に至ると反転を開始し、ゲート、
ソース間電圧Vgsは正電圧となり、これが
MOSFET２のゲートしきい値電圧を越え、ター
ンオンし、導通を開始し、以下同様にして発振動
作を繰返す。
つぎに、本発明のダイオード１４のない従来回
路の場合のターン、オフ時の各部の動作を第６図
によつて説明する。
路の場合のターン、オフ時の各部の動作を第６図
によつて説明する。
まず、飽和変圧器１１がt1時に飽和して短絡状
態になると、飽和変圧器１１は急速にその電圧
V11が消滅する。しかし、抵抗３に妨げられて
MOSFET２のゲート、ソース間に蓄えられてい
た電荷Cissは有限の電流Igとなつて抵抗３、飽和
変圧器１１の２次巻線１３、コンデンサ２０を流
れ、これによつてゲート、ソース間電圧Vgsは第
６図の１点鎖線にように比較的ゆつくりした速度
で下降を始める。T2時に至り、ゲート、ソース
間電圧Vgsがゲートしきい値電圧以下になるとド
レイン、ソース間は電圧Vdsを負担し始める。つ
まりターンオフを開始する。以下、このゲート、
ソース間電圧Vgsの低下に追従してドレイン、ソ
ース間電圧Vdsは増加しt3時に至り、ターンオフ
は完了する。
態になると、飽和変圧器１１は急速にその電圧
V11が消滅する。しかし、抵抗３に妨げられて
MOSFET２のゲート、ソース間に蓄えられてい
た電荷Cissは有限の電流Igとなつて抵抗３、飽和
変圧器１１の２次巻線１３、コンデンサ２０を流
れ、これによつてゲート、ソース間電圧Vgsは第
６図の１点鎖線にように比較的ゆつくりした速度
で下降を始める。T2時に至り、ゲート、ソース
間電圧Vgsがゲートしきい値電圧以下になるとド
レイン、ソース間は電圧Vdsを負担し始める。つ
まりターンオフを開始する。以下、このゲート、
ソース間電圧Vgsの低下に追従してドレイン、ソ
ース間電圧Vdsは増加しt3時に至り、ターンオフ
は完了する。
以上の説明のように、ドレイン、ソース間電圧
Vdsの増加の速度、つまりターンオフ速度はゲー
ト、ソース間電圧Vgsの変化に比例する。このた
め、抵抗３を小さくすることが望ましい。しか
し、この抵抗３は、ゲート、ソース間のキヤパシ
タンスCissとの間の振動を阻止するために一定容
量以上が必要である。
Vdsの増加の速度、つまりターンオフ速度はゲー
ト、ソース間電圧Vgsの変化に比例する。このた
め、抵抗３を小さくすることが望ましい。しか
し、この抵抗３は、ゲート、ソース間のキヤパシ
タンスCissとの間の振動を阻止するために一定容
量以上が必要である。
つぎに、本発明では、ダイオード１４を抵抗３
の両端に結合したので、振動は抵抗３によつて阻
止され、しかも、ゲート、ソース間電圧Vgsの変
化の速度を極限まで高めることが可能である。以
上の状況を第７図によつて説明する。
の両端に結合したので、振動は抵抗３によつて阻
止され、しかも、ゲート、ソース間電圧Vgsの変
化の速度を極限まで高めることが可能である。以
上の状況を第７図によつて説明する。
まず、t1時での飽和変圧器１１の飽和および電
圧V11の降下は、第６図の従来例と同様である。
しかし、本発明では、MOSFET２のゲート、ソ
ース間の電荷Cissは、ダイオード１４を通じて、
飽和変圧器１１の２次巻線１３、コンデンサ２０
の回路により急速に放電され、第７図のt1，t2，
t3間のゲート電流のような急峻な放電電流が流
れ、これによりゲート、ソース間電圧Vgsは急速
に低下し、これによりドレイン、ソース間電圧
Vdsは急速に電圧を負担し始め、従来方式よりも
著しくそのスイツチング特性を改善するものであ
る。ちなみに第７図のt2〜t3間の電流Idcはドレイ
ン、ソース間のキヤパシタンス２０の充電時のも
のであり、これはターンオン時に電源に返還され
るので、電力損失は形成せず、全体に能率も甚し
く改善される。ここで、コンデンサ２０の容量
は、MOSFET２のゲート、ソース間の電荷Ciss
よりも大きいことが必要である。
圧V11の降下は、第６図の従来例と同様である。
しかし、本発明では、MOSFET２のゲート、ソ
ース間の電荷Cissは、ダイオード１４を通じて、
飽和変圧器１１の２次巻線１３、コンデンサ２０
の回路により急速に放電され、第７図のt1，t2，
t3間のゲート電流のような急峻な放電電流が流
れ、これによりゲート、ソース間電圧Vgsは急速
に低下し、これによりドレイン、ソース間電圧
Vdsは急速に電圧を負担し始め、従来方式よりも
著しくそのスイツチング特性を改善するものであ
る。ちなみに第７図のt2〜t3間の電流Idcはドレイ
ン、ソース間のキヤパシタンス２０の充電時のも
のであり、これはターンオン時に電源に返還され
るので、電力損失は形成せず、全体に能率も甚し
く改善される。ここで、コンデンサ２０の容量
は、MOSFET２のゲート、ソース間の電荷Ciss
よりも大きいことが必要である。
なお、本発明はターンオン時の改善には作用し
ないが第３図、第４図のように出力側で電力、電
圧の制御が行なわれるコンバータにおいては、タ
ーンオン時のドレイン電流は零であることと相俟
つて、ターンオフ時のみの改善で回路全体として
は充分である。このことは第１図のフライバツク
方式においてもターンオン電流はほとんど零であ
るので、抵抗３と並列にダイオード１４を挿入す
ることにより、上述の場合と同様に、ターンオフ
時の効果が得られる。
ないが第３図、第４図のように出力側で電力、電
圧の制御が行なわれるコンバータにおいては、タ
ーンオン時のドレイン電流は零であることと相俟
つて、ターンオフ時のみの改善で回路全体として
は充分である。このことは第１図のフライバツク
方式においてもターンオン電流はほとんど零であ
るので、抵抗３と並列にダイオード１４を挿入す
ることにより、上述の場合と同様に、ターンオフ
時の効果が得られる。
本発明は第４図に示すような２個のMOSFET
２ａ，２ｂをプツシユプル結合した場合もそのま
ま利用でき、その作用も前述と略同様である。
２ａ，２ｂをプツシユプル結合した場合もそのま
ま利用でき、その作用も前述と略同様である。
［発明の効果］
(1) 電界効果トランジスタ２のゲート、ソース間
に蓄えられた電荷Cissは、抵抗３を介すること
なく、ダイオード１４、飽和変圧器１１の２次
巻線１３、コンデンサ２０を介して放電するの
で、ターンオフ時のスイツチング特性を著しく
改善することができる。特に、開閉素子として
電界効果トランジスタ２を用いた超高周波のイ
ンバータ回路に最も効果的に作用し、この発振
周波数を電界効果トランジスタ２の特性の限界
まで利用して1000〜1500KHzの超高周波コンバ
ータを、能率の低下をみることなく達成させる
ことが可能である。
に蓄えられた電荷Cissは、抵抗３を介すること
なく、ダイオード１４、飽和変圧器１１の２次
巻線１３、コンデンサ２０を介して放電するの
で、ターンオフ時のスイツチング特性を著しく
改善することができる。特に、開閉素子として
電界効果トランジスタ２を用いた超高周波のイ
ンバータ回路に最も効果的に作用し、この発振
周波数を電界効果トランジスタ２の特性の限界
まで利用して1000〜1500KHzの超高周波コンバ
ータを、能率の低下をみることなく達成させる
ことが可能である。
(2) コンデンサ２０に充電された電荷は、電界効
果トランジスタ２のターンオン時に電源に返還
されるので、電力損失は形成せず、全体に能率
も甚しく改善される。
果トランジスタ２のターンオン時に電源に返還
されるので、電力損失は形成せず、全体に能率
も甚しく改善される。
(3) 寄生振動防止用抵抗３と並列に、ダイオード
１４を挿入するとともに、飽和変圧器１１の２
次巻線１３の他端と電界効果トランジスタ２の
ソース間に、電界効果トランジスタ２のソース
方向にアノードが向くようにしてダイオード１
５を挿入し、このダイオード１５と並列にコン
デンサ２０を挿入しただけなので、部品点数を
わずかに増やすだけで初期の目的が達成でき、
ほとんどコストアツプになることはない。
１４を挿入するとともに、飽和変圧器１１の２
次巻線１３の他端と電界効果トランジスタ２の
ソース間に、電界効果トランジスタ２のソース
方向にアノードが向くようにしてダイオード１
５を挿入し、このダイオード１５と並列にコン
デンサ２０を挿入しただけなので、部品点数を
わずかに増やすだけで初期の目的が達成でき、
ほとんどコストアツプになることはない。
第１図はMOSFETを用いたフライバツク型の
インバータ回路図、第２図はフオワード型のイン
バータ回路の基本的電気回路図、第３図は本発明
によるインバータ回路の基本的電気回路図、第４
図は本発明の他の実施例の電気回路図、第５図は
は自励発振時における出力波形図、第６図は従来
回路におけるターンオフ時の時間軸を拡大した波
形図、第７図は本発明におけるターンオフ時の時
間軸を拡大した波形図である。 １……制御電圧印加回路、２，２ａ，２ｂ……
MOSFET、３，３ａ，３ｂ……抵抗、６……主
変圧器、７……整流平滑回路、９……補助巻線、
１０……抵抗、１１……飽和変圧器、１４，１４
ａ，１４ｂ……ダイオード。
インバータ回路図、第２図はフオワード型のイン
バータ回路の基本的電気回路図、第３図は本発明
によるインバータ回路の基本的電気回路図、第４
図は本発明の他の実施例の電気回路図、第５図は
は自励発振時における出力波形図、第６図は従来
回路におけるターンオフ時の時間軸を拡大した波
形図、第７図は本発明におけるターンオフ時の時
間軸を拡大した波形図である。 １……制御電圧印加回路、２，２ａ，２ｂ……
MOSFET、３，３ａ，３ｂ……抵抗、６……主
変圧器、７……整流平滑回路、９……補助巻線、
１０……抵抗、１１……飽和変圧器、１４，１４
ａ，１４ｂ……ダイオード。
Claims (1)
- １ 電界効果トランジスタ２と、主変圧器６を主
体として構成され、前記電界効果トランジスタ２
を起動手段にて発振を開始させて、直流電源をチ
ヨツピングするインバータ回路であつて、前記電
界効果トランジスタ２のゲート、ソース間に、前
記主変圧器６に設けた補助巻線９と抵抗１０と飽
和変圧器１１からなる制御電圧印加回路１を挿入
し、この制御電圧印加回路１の飽和変圧器１１の
２次巻線１３の一端と前記電界効果トランジスタ
２のゲート間に、寄生振動防止用の小さな抵抗３
を挿入してなるインバータ回路において、前記抵
抗３と並列に、前記電界効果トランジスタ２のゲ
ート方向にアノードが向くようにしてダイオード
１４を挿入し、前記飽和変圧器１１の２次巻線１
３の他端と前記電界効果トランジスタ２のソース
間に、前記電界効果トランジスタ２のソース方向
にアノードが向くようにしてダイオード１５を挿
入し、このダイオード１５と並列にコンデンサ２
０を挿入してなることを特徴とするインバータ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58151445A JPS6043080A (ja) | 1983-08-19 | 1983-08-19 | インバ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58151445A JPS6043080A (ja) | 1983-08-19 | 1983-08-19 | インバ−タ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6043080A JPS6043080A (ja) | 1985-03-07 |
| JPH0572192B2 true JPH0572192B2 (ja) | 1993-10-08 |
Family
ID=15518752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58151445A Granted JPS6043080A (ja) | 1983-08-19 | 1983-08-19 | インバ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043080A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2624283B2 (ja) * | 1988-03-01 | 1997-06-25 | 松下電器産業株式会社 | 高周波加熱装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5858872A (ja) * | 1981-10-01 | 1983-04-07 | Fuji Electron Component Kk | 高周波電力発生回路 |
-
1983
- 1983-08-19 JP JP58151445A patent/JPS6043080A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6043080A (ja) | 1985-03-07 |
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