JPH0574109B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ラインコントローラ等における増
設基板上の回路素子を選択する基板選択方式に関
するものである。

〔従来の技術〕

第２図は従来の基板選択方式を採用したライン
コントローラの概略構成図である。同図において
主基板１と、２枚の副基板２ａ，２ｂとがコネク
タ１３ａ，１３ｂによつて順次接続されている。
ここで主基板１には中央処理装置（以下CPUと
いう）３と、デコーダ４とが装着され、CPU３
がアドレスバス６を介してデコーダにアドレス信
号を送出するようになつている。副基板２ａには
インターフエース回路５ａと選択回路１２ａとが
装着され、同様に副基板２ｂにはインターフエー
ス回路５ｂと選択回路１２ｂとが装着されてい
る。このうち、インターフエース回路５ａ，５ｂ
はデータ入出力端子D₀〜D₇および制御端子を
有し、データ入力出端子はCPU３、デコーダ４
に対してデータバス７によつて接続され、制御端
子は後述する選択回路の出力端子CSに接続さ
れている。また、選択回路１２ａ，１２ｂはデー
タ端子Ａ，Ｂと制御端子，SEと出力端子CS
とを有し、このうち、データ端子Ａがデコーダ４
の出力端子Ａから導出される出力ライン８に接続
され、データ端子Ｂがデコーダ４の出力端子Ｂか
ら導出される出力ライン９に接続されており、さ
らに制御端子がどちらも接地されている。選
択回路１２ａの制御端子SEは、ライン１０ａに
よつて、設定用スイツチ１４ａのプルアツプ抵抗
接合端に接続され、出力端子CSは、ライン１１
ａによつて、インターフエース回路５ａの制御端
子に接続されている。これと同様に、選択回
路１２ｂの制御端子SEはライン１０ｂによつて、
設定用スイツチ１４ｂのプルアツプ抵抗接合端に
接続され、出力端子CSは、ライン１１ｂによつ
て、インターフエース回路５ｂの制御端子に
接続されている。

第３図は主基板１、副基板２ａ，２ｂをコネク
タ１３ａ，１３ｂによつて順次接続した状態を示
すもので、主基板１に対して副基板２ａ，２ｂの
増設が可能になつている。

次の動作について、第４図の真理値を示す図表
をも参照して説明する。CPU３からインターフ
エース回路５ａにデータを転送する場合、始めに
CPU３がアドレスバス６上にインターフエース
回路５ａを示すアドレスデータを送出する。デコ
ーダ４はインターフエース回路５ａのアドレスデ
ータを読込んだとき出力端子Ａに接続されている
出力ライン８をアクテイブ「Ｌ」にする。

ここで、選択回路１２ａ，１２ｂは、第４図に
示すように、制御端子SEが「Ｌ」のとき入力端
子Ａの状態を端子CSに出力し、制御端子SEが
「Ｈ」のときは入力端子Ｂの状態を出力端子CSに
出力するようになつている。

この場合、設定スイツチ１４ａがオンになつて
おり選択回路１２ａの制御端子SEは「Ｌ」であ
る。また、設定スイツチ１４ｂはオフになつてお
り選択回路１２ｂの制御端子SEは「Ｈ」である。
したがつて、選択回路１２ａはデコーダ４の出力
ライン８の信号を入力して出力端子CSに出力し、
選択回路１２ｂはデコーダ４の出力ライン９の信
号を入力して出力端子CSに出力する。このよう
にして、選択回路１２ａの出力端子CSが「Ｌ」
になると、この信号がインターフエース回路５ａ
の制御端子に加えられ、このインターフエー
ス回路を動作状態にする。これと同様に、選択回
路１２ｂの出力端子CSが「Ｌ」になると、この
信号がインターフエース回路５ｂの制御端子
に加えられ、このインターフエース回路を動作状
態にする。

上述したように、CPU３がインターフエース
回路５ａを示すアドレスデータを送出すると、デ
コーダ４の出力ライン８が「Ｌ」になるものの、
出力ライン９は「Ｈ」のままであるから、インタ
ーフエース回路５ａの制御端子が「Ｌ」でイ
ンターフエース回路５ｂの制御端子CSは「Ｈ」
である。したがつて、インターフエース回路５ａ
のみが動作状態にされ、このインターフエース回
路５ａはデータバス７を介してCPU３とでデー
タの授受を行つたり、外部と交信したりすること
ができる。

一方、CPU３がインターフエース回路５ｂを
選択する場合には、アドレスバス６上にインター
フエース回路５ｂのアドレスデータを送出すれ
ば、このデータを入力したデコーダ４は出力端子
Ｂに接続されている出力ライン９をアクテイブ
「Ｌ」にし、選択回路１２ｂのデータ端子Ｂを
「Ｌ」にすることにより、インターフエース回路
５ｂの制御端子を「Ｌ」にしてこれを動作状
態にする。そこで、インターフエース回路５ｂは
データバス７を介してCPU３とでデータの授受
を行つたり、外部と交信したりすることができ
る。

かくして、このラインコントローラにおいて
は、主基板１に対して増設する副基板のアドレス
データをデコーダ４に送出するだけで所望の基板
を選択してデータの授受および外部との交信が可
能になつている。

〔発明が解決しようとする問題点〕

上述した従来の基板選択方式にあつては、増設
基板２ａ，２ｂに設定用スイツチ１４ａ，１４ｂ
を設け、このうち、設定用スイツチ１４ａをオン
状態に、設定用スイツチ１４ｂをオフ状態にそれ
ぞれ保持する以外は全て誤動作となり、設定間違
いを起こしやすいという問題点があつた。

この発明は上記の問題点を解決するためになさ
れたもので、副基板を増設した場合のスイツチの
設定間違い等に起因する誤動作を確実に防止する
ことのできる基板選択方式を得ることを目的とす
る。

〔問題点を解決するための手段〕

この発明に係る基板選択方式は、主基板に接続
される副基板のそれぞれが選択回路の制御端子に
入力される制御信号を高く保持するプルアツプ手
段を備え、コネクタを介してそれぞれ主基板に接
続したとき、一方の副基板の選択回路の制御端子
のみがプルアツプ状態を解消されるようにしたも
のである。

〔作用〕

この発明においては、主基板に対して２枚の副
基板を接続するだけで一方の副基板の選択回路の
制御端子が「Ｌ」に、他方の副基板の選択回路の
制御端子が「Ｈ」の状態になるため、スイツチの
設定間違い等に起因する誤動作を確実に防止する
ことができる。

〔実施例〕

第１図はこの発明を実施する装置の構成例であ
り、図中、第２図と同一の符号を付したものはそ
れぞれ同一の要素を示している。そして、第２図
では副基板２ａ，２ｂ上に、一端が接地され、他
端がプルアツプ抵抗を介して電源の正極に接続さ
れる設定スイツチを設けると共に、この設定スイ
ツチの他端を選択回路に接続していた。これに対
してここでは第１、第２副基板、例えば同一回路
構成となつている副基板１５ａ，１５ｂに装着さ
れた第１、第２選択回路、例えば選択回路１２
ａ，１２ｂの各制御端子SEからライン１６ａ，
１６ｂを導出し、これらのラインにそれぞれ一端
が＋５（Ｖ）の電源に接続されたプルアツプ抵抗
１７ａ，１７ｂの他端を接続すると共に、コネク
タ１３ａを介して、副基板１５ａを主基板１に接
続したときプルアツプ抵抗１７ａに接続されたラ
イン１６ａが主基板１の接地点に接続されるが、
コネクタ１３ｂを介して、もう一つの副基板１５
ｂを主基板１に接続してもプルアツプ抵抗１７ｂ
に接続されたライン１６ｂは接地されないように
講じられている。尚、選択回路１２ａの制御端子
SEを第１制御端子と称し、選択回路１２ｂの制
御端子SEを第２制御端子と称する。

したがつて、主基板１に副基板１５ａ，１５ｂ
を順次接続するだけで選択回路１２ａの制御端子
SEは「Ｌ」レベルの制御信号に保持され、反対
に選択回路１２ｂの制御端子SEは「Ｈ」レベル
に保持される。

この結果、CPU３がアドレスバス６上に副基
板１５ａのアドレスデータを送出し、デコーダ４
が出力ライン８をアクテイブ「Ｌ」にするとイン
ターフエース回路５ａは動作状態になり、データ
バス７を介してCPU３とのデータの授受や外部
との交信ができる。一方、CPU３がアドレスバ
ス６上に副基板１５ｂのアドレスデータを送出
し、デコーダ４が出力ライン９をアクテイブ
「Ｌ」にするとインターフエース回路５ｂは動作
状態になり、データバス７を介してCPU３との
データの授受や外部との交信が可能になる。

なお、上記実施例では主基板１に副基板１５
ａ，１５ｂと接続したとき、選択回路１２ａの制
御端子SEが主基板１の接地点に接続されて「Ｌ」
になるように構成したが、一方の副基板の選択回
路の制御端子のみがプルアツプ状態を解消される
ならば、これ以外の手段を採用しても、上述した
と同様な動作を行なわせることができる。

〔発明の効果〕

以上の説明から明らかな如く、この発明によれ
ば、主基板に対し全く同一である２枚の副基板を
接続するだけで一方の副基板の選択回路の制御端
子の制御信号が「Ｌ」に、他方の副基板の選択回
路の制御端子の制御信号が「Ｈ」になるので、ス
イツチの設定間違い等による誤動作を確実に防止
することができるという効果がある。

【図面の簡単な説明】

第１図はこの発明を実施する装置の概略構成
図、第２図は従来の基板選択方式を採用したライ
ンコントローラの概略構成図、第３図はこのライ
ンコントローラの基板組立状態を示す側面図、第
４図は同じくこのラインコントローラの動作を説
明するための真理値を示した図表である。 １……主基板、３……中央処理装置、４……デ
コーダ、５ａ，５ｂ……インターフエース回路、
１２ａ，１２ｂ……選択回路、１５ａ，１５ｂ…
…副基板、１７ａ，１７ｂ……プルアツプ抵抗、
なお、各図中、同一符号は同一または相当部分を
示す。

Claims (1)

1. 【特許請求の範囲】 １ デコーダを有する主基板と、上記主基板に接
   続されると共に、第１制御端子に印加される制御
   信号の論理レベルにより上記デコーダの出力信号
   のいずれかを選択的に取り入れ出力する第１選択
   回路を有する第１副基板と、上記第１副基板に接
   続されると共に、第２制御端子に印加される制御
   信号の論理レベルにより上記デコーダの出力信号
   のいずれかを選択的に取り入れ出力する第２選択
   回路を有する第２副基板とを備え、上記第１副基
   板を上記主基板に接続すると共に、上記第２副基
   板を上記第１副基板に接続することにより上記第
   １制御端子及び上記第２制御端子の制御信号を
   夫々相補的な論理レベルにすることを特徴とする
   基板選択方式。 ２ 第１制御端子及び第２制御端子は夫々抵抗器
   を介して直流電源の陽極に接続され、第１副基板
   を主基板に接続すると共に、第２副基板を上記第
   １副基板に接続することにより上記第１制御端子
   及び上記第２制御端子のいずれかを上記主基板を
   介して接地することを特徴とする特許請求の範囲
   第１項記載の基板選択方式。